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参数资料
| 型号： | LTC1325CSW |
| 厂商： | Linear Technology |
| 文件页数： | 11/24页 |
| 文件大小： | 0K |
| 描述： | IC BATTERY MANAGMNT SYSTEM18SOIC |
| 标准包装： | 40 |
| 功能： | 充电管理 |
| 电池化学： | 铅酸，锂离子，镍镉，镍氢 |
| 电源电压： | 4.5 V ~ 16 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 18-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 18-SOIC |
| 包装： | 管件 |
| 其它名称： | LTC1325CS |
LTC1325
FU N CTIO N AL DESCRIPTIO
Bit 13: Power Shutdown (PS)
PS selects between the normal operating mode, or the
shutdown mode.
Bits 21 and 22: Charging Loop Reference Voltage
Select (VR0 and VR1)
VR1 and VR0 select the desired reference voltage V CHRG
for the charging loop. The charging loop will force the
PS
0
1
DESCRIPTION
Normal Operation
Shutdown All Circuits Except Digital Inputs
average voltage at the Sense pin to be equal to V DAC . The
average charging current is V DAC /R SENSE (see Figure 4).
VR1
VR0
V DAC (mV)
Bits 14 to 16: Duty Ratio Select (DR0 to DR2)
DR2, DR1 and DR0 select the duty cycle of the charging
loop operation (not 111kHz PWM duty cycle). The last
0
0
1
1
0
1
0
1
18
34
55
160
three selections place the chip into a test mode and should
not be used.
STATUS WORD
DR2
0
0
0
DR1
0
0
1
DR0
0
1
0
DESCRIPTION
1/16
1/8
1/4
The status word is 8 bits long and contains the status of
the internal fail-safe circuits.
0
1
1
0
1
0
1/2
1
1
BATP
2
BATR
3
FMCV
4
FEDV
5
FHTF
6
FLTF
7
t OUT
8
FS
1
1
1
0
1
1
1
0
1
Test Mode 1
Test Mode 2
Test Mode 3
Figure 2. Status Word
LTC1325 ? F02
Bit 17: Fail-Safe Latch Clear (FSCLR)
When FSCLR bit is set to one, the internal fail-safe timer is
reset to 0, and the fail-safe latches are reset. FSCLR is
automatically reset to 0 when CS goes high.
Bit 1: Battery Present (BATP)
The BATP bit = 1 indicates the presence of the battery. The
bit is set to 1 when the voltage at the V BAT pin falls below
(V DD – 1.8V). BATP = 0 when the battery is removed and
FSCLR
DESCRIPTION
V BAT is pulled high by R TRK (see Figure 3).
0
1
No Action
Reset Fail-Safe Timer and Latches
BATP
0
CONDITIONS
(V DD – 1.8) < V BAT < V DD
Bits 18 to 20: Timeout Period Select (TO0 to TO2)
1
V BAT < (V DD – 1.8)
TO2, TO1 and TO0 select the desired fail-safe timeout
period,t OUT . On power-up, the default timeout is 5 minutes.
Bit 2: Battery Reversed (BATR) or Shorted
The BATR bit indicates when the battery is connected
TO2
0
0
0
TO1
0
0
1
TO0
0
1
0
TIMEOUT (MINUTES)
5
10
20
backwards or shorted. The bit is set when the battery cell
voltage at the output of the battery divider V CELL is below
100mV.
0
1
1
1
1
1
0
0
1
1
1
0
1
0
1
40
80
160
320
Indefinite (No Timeout)
BATR
0
1
CONDITIONS
V CELL > 100mV
V CELL < 100mV
11
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