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参数资料
| 型号： | LTC1325CSW |
| 厂商： | Linear Technology |
| 文件页数： | 3/24页 |
| 文件大小： | 0K |
| 描述： | IC BATTERY MANAGMNT SYSTEM18SOIC |
| 标准包装： | 40 |
| 功能： | 充电管理 |
| 电池化学： | 铅酸，锂离子，镍镉，镍氢 |
| 电源电压： | 4.5 V ~ 16 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 18-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 18-SOIC |
| 包装： | 管件 |
| 其它名称： | LTC1325CS |
LTC1325
ELECTRICAL CHARACTERISTICS
V DD = 12V ± 5%, T A = 25 ° C, unless otherwise noted.
SYMBOL PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
V OL
V OH
I OZ
V OHFET
V OLFET
t dDO
t dis
t en
t hDO
t rDOUT
t fDOUT
Output Low Voltage
Output High Voltage
Hi-Z Output Leakage
DIS or PGATE Output High
DIS or PGATE Output Low
Delay Time, CLK ↓ to D OUT Valid
Delay Time, CS ↑ to D OUT Hi-Z
Delay Time, CLK ↓ to D OUT Enabled
Time D OUT Remains Valid After CLK ↓
D OUT Rise Time
D OUT Fall Time
D OUT , I OUT = 1.6mA
D OUT , I OUT = – 1.6mA
V CS = 5V
V DD = 4.5V to 16V
V DD = 4.5V to 16V
See Test Circuits
See Test Circuits
See Test Circuits
See Test Circuits
See Test Circuits
See Test Circuits
q
q
q
q
q
q
q
q
q
q
q
2.4
V DD – 0.05
30
0.4
± 10
0.05
650
510
400
250
100
V
V
μ A
V
V
ns
ns
ns
ns
ns
ns
f CLK
t rPGATE
t fPGATE
Serial I/O Clock Frequency
PGATE Rise Time
PGATE Fall Time
CLK Pin
C LOAD = 1500pF
C LOAD = 1500pF
q
q
q
25
500
150
150
kHz
ns
ns
f OSC
Internal Oscillator Frequency
Charge Mode, Fail-Safes Disabled
90
111
130
kHz
A/D Converter
Offset Error
Linearity Error
Full-Scale Error
On-Channel Leakage
Off-Channel Leakage
V IN Channel (Note 3)
V IN Channel (Notes 3, 4)
V IN Channel (Note 3)
V IN Channel ON Only (Notes 3, 5)
V IN Channel OFF (Notes 3, 5)
q
q
q
q
q
± 2
± 0.5
± 1
± 10
± 10
LSB
LSB
LSB
μ A
μ A
RECO
E DED CHARACTERISTICS
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
t hDI
t dsuCS
t dsuDI
t WHCLK
t WLCLK
t WHCS
Hold Time, D IN After CLK ↑
Setup Time, CS Before First CLK ↑
Setup Time, D IN Stable Before First CLK ↑
CLK High Time
CLK Low Time
CS High Time Between Data Transfers
150
1
400
0.8
1
1
ns
μ s
ns
μ s
μ s
μ s
t WLCS
CS Low Time During Data Transfer
MSBF = 1
MSBF = 0
43
52
CLK Cycles
CLK Cycles
The q denotes specifications which apply over the full operating
temperature range.
Note 1: Absolute Maximum Ratings are those values beyond which the life
of a device may be impaired.
Note 2: All voltage values are with respect to the GND pin.
Note 3: V REG within specified min and max limits, CLK (Pin 5) = 500kHz,
unless otherwise stated. ADC clock is the serial CLK.
Note 4: Linearity error is specified between the actual end points of the
A/D transfer curve.
Note 5: Channel leakage is measured after channel selection.
Note 6: Gas gauge offset excludes A/D offset error.
Note 7: I = V DAC (Duty Ratio)/R SENSE , where V DAC is the DAC output
voltage with control bits VR1 = VR0 = 1, duty ratio = 1 and R SENSE is
determined by the user.
3
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