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参数资料
| 型号： | LTC1417AIGN#PBF |
| 厂商： | Linear Technology |
| 文件页数： | 15/32页 |
| 文件大小： | 0K |
| 描述： | IC A/D CONV 14BIT SAMPLNG 16SSOP |
| 标准包装： | 100 |
| 位数： | 14 |
| 采样率（每秒）： | 400k |
| 数据接口： | MICROWIRE?，串行，SPI? |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 27.5mW Unipolar; 44mW Bipolar |
| 电压电源： | 双 ± |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 16-SSOP |
| 包装： | 管件 |
| 输入数目和类型： | 2 个单端，单极；2 个单端，双极；1 个差分，单极；1 个差分，双极 |
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22
LTC1417
sn1417 1417fas
t2
t3
123456789 10 11 12 13 14 15 16
CONVST
EXTCLKIN
t10
tdEXTCLKIN
t5
HOLD
SAMPLE
t6
t4
t9
t8
BUSY
SCLK
RD
123456789 10 11 12 13 14 15 16
1
2
34
12 11 10 987654321
0
FILL
ZEROS
D13
Hi-Z
DATA N
Hi-Z
(SAMPLE N)
DOUT
tCONV
t7
1417 F20
D11
D12
CAPTURE ON
RISING CLOCK
D13
t12
t11
SCLK
VIL
VOH
VOL
DOUT
CAPTURE ON
FALLING CLOCK
tLSCLK
tHSCLK
LTC1417
BUSY
CONVST
RD
EXTCLKIN
SCLK
DOUT
6
13
12
7
14
9
P OR DSP
CLKOUT
INT
C0
SCK
MISO
APPLICATIONS INFORMATION
WU
U
Figure 20. External Conversion Clock Selected. Data Transferred After Conversion
Using an External SCLK. BUSY
↑ Indicates End of Conversion
Using an External Conversion Clock and an External
Data Clock. In Figure 20, data is also output after each
conversion is completed and before the next conversion is
started. An external clock is used for the conversion clock
and either another or the same external clock is used for
the SCLK. This mode is identical to Figure 19 except that
an external clock is used for the conversion. This mode
allows the user to synchronize the A/D conversion to an
external clock either to have precise control of the internal
bit test timing or to provide a precise conversion time. As in
Figure 19, this mode works when the SCLK frequency is
very low (less than 30kHz). However, the external conver-
sion clock must be between 30kHz and 9MHz to maintain
accuracy. If more than 16 SCLKs are provided, more zeros
will be filled in after the data word indefinitely. To select the
external conversion clock, apply an external conversion
clock to EXTCLKIN. The external SCLK is applied to SCLK.
RD can be used to gate the external SCLK such that data will
be clocked out only after RD goes low.
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PDF描述 |
|---|---|
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参数描述 |
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