参数资料
| 型号： | M1AFS600-1FGG256I |
| 厂商： | Microsemi SoC |
| 文件页数： | 63/334页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 4MB FLASH 600K 256-FBGA |
| 标准包装： | 90 |
| 系列： | Fusion® |
| RAM 位总计： | 110592 |
| 输入/输出数： | 119 |
| 门数： | 600000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
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Fusion Family of Mixed Signal FPGAs
Revision 4
2-139
Features Supported on Pro I/Os
Table 2-72 lists all features supported by transmitter/receiver for single-ended and differential I/Os.
Table 2-72 Fusion Pro I/O Features
Feature
Description
Single-ended
and
voltage-
referenced transmitter
features
Hot insertion in every mode except PCI or 5 V input tolerant (these modes use
clamp diodes and do not allow hot insertion)
Activation of hot insertion (disabling the clamp diode) is selectable by I/Os.
Weak pull-up and pull-down
Two slew rates
Skew between output buffer enable/disable time: 2 ns delay (rising edge) and
0 ns delay (falling edge); see "Selectable Skew between Output Buffer
Enable/Disable Time" on page 2-152 for more information
Five drive strengths
5 V–tolerant receiver ("5 V Input Tolerance" section on page 2-147)
LVTTL/LVCMOS 3.3 V outputs compatible with 5 V TTL inputs ("5 V Output
High performance (Table 2-76 on page 2-146)
Single-ended receiver features
Schmitt trigger option
ESD protection
Programmable delay: 0 ns if bypassed, 0.625 ns with '000' setting, 6.575 ns
with '111' setting, 0.85-ns intermediate delay increments (at 25°C, 1.5 V)
High performance (Table 2-76 on page 2-146)
Separate ground planes, GND/GNDQ, for input buffers only to avoid output-
induced noise in the input circuitry
Voltage-referenced
differential
receiver features
Programmable Delay: 0 ns if bypassed, 0.625 ns with '000' setting, 6.575 ns
with '111' setting, 0.85-ns intermediate delay increments (at 25°C, 1.5 V)
High performance (Table 2-76 on page 2-146)
Separate ground planes, GND/GNDQ, for input buffers only to avoid output-
induced noise in the input circuitry
CMOS-style
LVDS,
BLVDS,
M-LVDS, or LVPECL
transmitter
Two I/Os and external resistors are used to provide a CMOS-style LVDS,
BLVDS, M-LVDS, or LVPECL transmitter solution.
Activation of hot insertion (disabling the clamp diode) is selectable by I/Os.
Weak pull-up and pull-down
Fast slew rate
LVDS/LVPECL differential
receiver features
ESD protection
High performance (Table 2-76 on page 2-146)
Programmable delay: 0.625 ns with '000' setting, 6.575 ns with '111' setting,
0.85-ns intermediate delay increments (at 25°C, 1.5 V)
Separate input buffer ground and power planes to avoid output-induced noise
in the input circuitry
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PDF描述 |
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参数描述 |
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| M1AFS600-1FGG256K | 功能描述:IC FPGA 4MB FLASH 600K 256-FBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Fusion® 产品培训模块:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色产品:Cyclone? IV FPGAs 标准包装:60 系列:CYCLONE® IV GX LAB/CLB数:9360 逻辑元件/单元数:149760 RAM 位总计:6635520 输入/输出数:270 门数:- 电源电压:1.16 V ~ 1.24 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:484-BGA 供应商设备封装:484-FBGA（23x23） |
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| M1AFS600-1FGG484I | 功能描述:IC FPGA 4MB FLASH 600K 484-FBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Fusion® 产品培训模块:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色产品:Cyclone? IV FPGAs 标准包装:60 系列:CYCLONE® IV GX LAB/CLB数:9360 逻辑元件/单元数:149760 RAM 位总计:6635520 输入/输出数:270 门数:- 电源电压:1.16 V ~ 1.24 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:484-BGA 供应商设备封装:484-FBGA（23x23） |
| M1AFS600-1FGG484K | 功能描述:IC FPGA 4MB FLASH 600K 484-FBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Fusion® 产品培训模块:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色产品:Cyclone? IV FPGAs 标准包装:60 系列:CYCLONE® IV GX LAB/CLB数:9360 逻辑元件/单元数:149760 RAM 位总计:6635520 输入/输出数:270 门数:- 电源电压:1.16 V ~ 1.24 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:484-BGA 供应商设备封装:484-FBGA（23x23） |
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