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参数资料
| 型号： | M306K7F8LRP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | PLASTIC, QFP-144 |
| 文件页数： | 98/284页 |
| 文件大小： | 2906K |
| 代理商： | M306K7F8LRP |
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Mitsubishi microcomputers
M16C / 6K7 Group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
MULTI-MASTER I2C-BUS Interface
187
Rev.1.0
I2C0, I2C1 control register 1
I2C control register 10 ,11 (address 032616,033616) controls I2C-BUS interface circuit.
Bit 0 : Interrupt enable bit by STOP condition (SIM )
It is possible for I2C-BUS interface to request an interrupt by detecting a STOP condition. If the bit set to “1”,
an interrupt from I2C-BUS interface occurs by detecting a STOP condition ( There is no change for PIN flag)
Bit 1: Interrupt enable bit at the completion of data receiving (WIT)
When with-ACK mode (ACK bit = “1”) is specified, by enabling the interrupt at the completion of data
receiving (WIT bit = “1”), the I2C interrupt request occurs and PIN bit becomes “0” synchronized with the
falling edge of last data bit clock. SCL is fixed “L” and the generation of ACK clock is suppressed.
Table GC-3 and Fig.GC-10 show the I2C interrupt request timing and the method of communication restart.
After the communication restart, synchronized with the falling edge of ACK clock, PIN bit becomes to “0”
and I2C interrupt request occurs.
Table.GC-3 Timing of interrupt generation in data receiving
The timing of I2C interrupt generation
The method of communication restart
1)Synchronized with the falling edge of the
The execution of writing to ACKBIT of I2C clock control
last data bit clock
register. (Do not write to I2C data shift register.
The processing of ACK clock would be incorrect.)
2)Synchronized with the falling edge of the
The execution of writing to I2C data shift register
ACK clock
The state of internal WAIT flag can be read out by reading the WIT bit. The internal WAIT flag is set after
writing to I2C data shift register, and it is reset after writing to I2C clock control register. Consequently, which
of the timing 1) and 2) of interrupt request occurring can be understood. (See Fig.GC-10)In the cases of
transmission and address data reception immediately after the START condition, the interrupt request only
occurs at the falling edge of ACK clock regardless of the value of WIT bit and the WAIT flag remains the reset
state. Write “0” to WIT bit when in NACK is specified. (ACK bit = “0”)
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