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参数资料
型号： M37531E4FP
元件分类： 微控制器/微处理器
英文描述： 8-BIT, OTPROM, 8 MHz, MICROCONTROLLER, PDSO36
封装： 0.450 INCH, 0.80 MM PITCH, PLASTIC, SSOP-36
文件页数： 13/216页
文件大小： 1400K
代理商： M37531E4FP
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7531 Group User’s Manual
ii
List of figures
Fig. 48 Time up to execution of the interrupt processing routine ........................................ 1-40
Fig. 49 A-D conversion equivalent circuit ................................................................................. 1-42
Fig. 50 A-D conversion timing chart .......................................................................................... 1-42
CHAPTER 2 APPLICATION
Fig. 2.1.1 Memory map of registers relevant to I/O port ......................................................... 2-2
Fig. 2.1.2 Structure of Port Pi (i = 0, 2, 3) ................................................................................ 2-2
Fig. 2.1.3 Structure of Port P1 ..................................................................................................... 2-3
Fig. 2.1.4 Structure of Port Pi direction register (i = 0, 2, 3) ................................................. 2-3
Fig. 2.1.5 Structure of Port P1 direction register ...................................................................... 2-4
Fig. 2.1.6 Structure of Pull-up control register .......................................................................... 2-4
Fig. 2.1.7 Structure of Interrupt edge selection register .......................................................... 2-5
Fig. 2.1.8 Structure of Interrupt request register 1 ................................................................... 2-5
Fig. 2.1.9 Structure of Interrupt control register 1 .................................................................... 2-6
Fig. 2.1.10 Relevant registers setting ......................................................................................... 2-7
Fig. 2.1.11 Application circuit example ....................................................................................... 2-7
Fig. 2.1.12 Control procedure ....................................................................................................... 2-8
Fig. 2.2.1 Memory map of registers relevant to timers .......................................................... 2-11
Fig. 2.2.2 Structure of Prescaler 12, Prescaler X ................................................................... 2-11
Fig. 2.2.3 Structure of Timer 1 .................................................................................................. 2-12
Fig. 2.2.4 Structure of Timer 2 .................................................................................................. 2-12
Fig. 2.2.5 Structure of Timer X .................................................................................................. 2-13
Fig. 2.2.6 Structure of Timer X mode register ......................................................................... 2-14
Fig. 2.2.7 Structure of Timer count source set register ......................................................... 2-15
Fig. 2.2.8 Structure of Interrupt edge selection register ........................................................ 2-15
Fig. 2.2.9 Structure of Interrupt request register 1 ................................................................. 2-16
Fig. 2.2.10 Structure of Interrupt control register 1 ................................................................ 2-16
Fig. 2.2.11 Timers connection and setting of division ratios ................................................. 2-18
Fig. 2.2.12 Relevant registers setting ....................................................................................... 2-19
Fig. 2.2.13 Control procedure ..................................................................................................... 2-20
Fig. 2.2.14 Peripheral circuit example ....................................................................................... 2-21
Fig. 2.2.15 Timers connection and setting of division ratios ................................................. 2-21
Fig. 2.2.16 Relevant registers setting ....................................................................................... 2-22
Fig. 2.2.17 Control procedure ..................................................................................................... 2-23
Fig 2.2.18 Judgment method of valid/invalid of input pulses ................................................ 2-24
Fig. 2.2.19 Relevant registers setting ....................................................................................... 2-25
Fig. 2.2.20 Control procedure ..................................................................................................... 2-26
Fig. 2.2.21 Timers connection and setting of division ratios ................................................. 2-27
Fig. 2.2.22 Relevant registers setting ....................................................................................... 2-28
Fig. 2.2.23 Control procedure ..................................................................................................... 2-29
Fig. 2.3.1 Memory map of registers relevant to serial I/O ..................................................... 2-30
Fig. 2.3.2 Structure of Transmit/Receive buffer register ........................................................ 2-30
Fig. 2.3.3 Structure of Serial I/O1 status register ................................................................... 2-31
Fig. 2.3.4 Structure of Serial I/O1 control register .................................................................. 2-31
Fig. 2.3.5 Structure of UART control register .......................................................................... 2-32
Fig. 2.3.6 Structure of Baud rate generator ............................................................................. 2-32
Fig. 2.3.7 Structure of Serial I/O2 control register .................................................................. 2-33
Fig. 2.3.8 Structure of Serial I/O2 register ............................................................................... 2-33
Fig. 2.3.9 Structure of Interrupt edge selection register ........................................................ 2-34
Fig. 2.3.10 Structure of Interrupt request register 1 ............................................................... 2-34
Fig. 2.3.11 Structure of Interrupt control register 1 ................................................................ 2-35
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