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参数资料
| 型号： | M69AW024BL60ZB8T |
| 厂商： | 意法半导体 |
| 英文描述： | 16 Mbit (1M x16) 3V Asynchronous PSRAM |
| 中文描述： | 16兆位（1米× 16）3V的异步移动存储芯片 |
| 文件页数： | 17/29页 |
| 文件大小： | 429K |
| 代理商： | M69AW024BL60ZB8T |
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M69AW024B
Table 8. Write Mode AC Characteristics
Symbol
Alt.
Parameter
M69AW024B
Unit
–60
–70
Min
Max
Min
Max
t
AVEL(2)
t
AS
Address Set-up Time to Chip Enable Low
0
0
ns
t
AVWL
t
AS
Address Set-up Time to Write Enable Low
0
0
ns
t
AXGL1(3,4)
t
OEH
Address Invalid to Output Enable Low
25
1000
35
1000
ns
t
AXGL2(5)
t
OEH
(ABS)
Address Invalid to Output Enable Low (absolute)
12
15
ns
t
BLEL
t
BS
LB, UB Set-up Time to Chip Enable Low
–5
–5
ns
t
BLWL
t
BS
LB, UB Set-up Time to Write Enable Low
–5
–5
ns
t
DVEH
t
DS
Data Set-up Time to Chip Enable High
15
20
ns
t
DVWH
t
DS
Data Set-up Time to Write Enable High
15
20
ns
t
EHBH
t
BH
LB, UB Hold Time from Chip Enable High
–5
–5
ns
t
EHDX
t
DH
Input Data Hold Time from Chip Enable High
0
0
ns
t
EHEL1(9,10)
t
WRC
Chip Enable High Pulse Width to Chip Enable Low
20
20
ns
t
EHEL2(10)
t
CP
Chip Enable High Pulse Width to Chip Enable Low
10
12
ns
t
EHWH
t
WH
Write Enable Low Hold Time
0
0
ns
t
EHWL
t
WH
Write Enable High Hold Time
0
0
ns
t
ELAX(2)
t
AH
Address Hold Time from Chip Enable Low
35
40
ns
t
ELEH1(1,8)
t
CW
Chip Enable Write Pulse Width
45
50
ns
t
ELEH2(1,9,10)
t
WRC
Chip Enable Write Recovery Time
20
20
ns
t
ELEL
t
WC
Chip Enable Write Cycle Time
80
90
ns
t
ELWL
t
CS
Chip Enable Write Set-up Time
0
1000
0
1000
ns
t
GHAX(7)
t
OHAH
Address Hold Time from Output Enable High
–5
–5
ns
t
GHBH
t
BH
LB, UB Hold Time from Output Enable High
–5
–5
ns
t
GHEL(6)
t
OHCL
Output Enable High to Chip Enable Low Set-up
Time
–5
–5
ns
t
GHWL(3)
t
OES
Output Enable Set-up Time
0
1000
0
1000
ns
t
WHAV(1,3,9,10)
t
WR
Write Enable High to Address Valid
20
1000
20
1000
ns
t
WHBH
t
BH
LB, UB Hold Time from Write Enable High
–5
–5
ns
t
WHDX
t
DH
Input Data Hold Time from Write Enable High
0
0
ns
t
WHEH
t
CH
Chip Enable Write Hold Time
0
1000
0
1000
ns
t
WHEL
t
WS
Write Enable High Set-up Time
0
0
ns
t
WHWL(1,3,9,10)
t
WR
Write Enable Write Recovery Time to Write Enable
Low
20
1000
20
1000
ns
t
WLAV
t
WC
Write Enable Low to Address Valid Write Cycle Time
80
90
ns
t
WLAX(2)
t
AH
Address Hold Time from Write Enable Low
35
40
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