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参数资料
| 型号： | MAX1368ECM+T |
| 厂商： | Maxim Integrated |
| 文件页数： | 5/36页 |
| 文件大小： | 0K |
| 描述： | IC PANEL METER 3.5 DIG 48LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 2,000 |
| 显示器类型： | LED |
| 配置： | 7 段显示 |
| 接口： | 串行 |
| 数字或字符： | A/D，3.5 位数字 |
| 电源电压： | 2.7 V ~ 5.25 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 带卷 (TR) |
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Microcontroller-Interface, 4.5-/3.5-Digit Panel
Meters with 4–20mA Output
ELECTRICAL CHARACTERISTICS (continued)
(AV DD = DV DD = DAC_VDD = +2.7V to +5.25V, GND = 0, LEDG = 0, V LEDV = +2.7V to +5.25V, V REF+ - V REF- = 2.048V (external
reference), V EXT = 7V, V REG_AMP = +5.0V, C REF+ = 0.1μF, REF- = GND, C NEGV = 0.1μF. Internal clock mode, unless otherwise
noted. All specifications are at T A = T MIN to T MAX . Typical values are at T A = +25°C, unless otherwise noted.)
PARAMETER
REG_VDD Supply Current
SYMBOL
CONDITIONS
Includes 20mA programmed current
MIN
TYP
25.2
MAX
27.4
UNITS
mA
LED DRIVERS (Table 7)
LED Supply Voltage
LED Shutdown Supply Current
V LEDV
I SHDN
2.70
5.25
10
V
μA
LED Supply Current
Display Scan Rate
Segment Current Slew Rate
DIG_ Voltage Low
Segment-Drive Source-Current
Matching
I LEDV
f OSC
I SEG / ? t
V DIG
? I SEG
Seven segments and decimal point on,
R SET = 25k ?
MAX1366
MAX1368
I DIG_ = 176mA
176
512
640
25
0.178
3
180
0.300
±10
mA
Hz
mA/μs
V
%
Segment-Drive Source Current
I SEG
V LEDV - V SEG = 0.6V, R SET = 25k ?
15.0
21.5
25.5
mA
LED Drivers Bias Current
Interdigit Blanking Time
From AV DD
120
4
μA
μs
4-20OUT OUTPUT ACCURACY
Zero-Scale Error
Zero-Scale Error Tempco
Gain Error
Gain-Error Tempco
Span Linearity
4mA or 0mA, at +25°C
4mA or 0mA, at +25°C
±10
± 40
±0.2
± 25
± 2
±50
±0.5
± 4
μA
ppmFS/ ° C
%FS
ppmFS/ ° C
μA
Power-Supply Rejection
Signal Path Noise
4–20mA Current Limit
PSR
V EXT = 7V to 36V
10pF to AGND on 4-20OUT
Limited to 12.5 x V REF / 1.28k ?
4
2.0
20
μA/V
μA RMS
mA
TIMING CHARACTERISTICS (Notes 11, 12, Figure 8)
SCLK Operating Frequency
SCLK Pulse-Width High
SCLK Pulse-Width Low
DIN-to-SCLK Setup
DIN-to-SCLK Hold
CS Fall to SCLK Rise Setup
SCLK Rise to CS Rise Hold
SCLK Fall to DOUT Valid
f SCLK
t CH
t CL
t DS
t DH
t CSS
t CSH
t DO
DV DD = 2.7V
C LOAD = 50pF, Figures 11, 12
0
100
100
50
0
50
0
4.2
120
MHz
ns
ns
ns
ns
ns
ns
ns
_______________________________________________________________________________________
5
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