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参数资料
| 型号： | MAX98089ETN+T |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 118/131页 |
| 文件大小： | 0K |
| 描述： | IC CODEC AUDIO FLEXSOUND 56TQFN |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 系列： | FlexSound™ |
| 类型： | 立体声音频 |
| 数据接口： | I²C，串行 |
| 分辨率（位）： | 24 b |
| ADC / DAC 数量： | 2 / 2 |
| 三角积分调变： | 无 |
| S/N 比，标准 ADC / DAC (db)： | 93 / 101 |
| 动态范围，标准 ADC / DAC (db)： | 93 / 101 |
| 电压 - 电源，模拟： | 1.65 V ~ 2 V |
| 电压 - 电源，数字： | 1.65 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-WFQFN 裸露焊盘 |
| 供应商设备封装： | 56-TQFN-EP（7x7） |
| 包装： | 标准包装 |
| 其它名称： | MAX98089ETN+TDKR |
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Low-Power, Stereo Audio Codec
with FlexSound Technology
Table 11. Clock Control Registers (continued)
REGISTER
BIT
NAME
DESCRIPTION
0x4F
7
DAI2_DAC_LP
DAI DAC Low Power Select.
These bits setup the clocks to be generated from fixed counters that bypass the PLL for
DAC low power mode.
6
VALUE
SETTING
FILTER
SELECT
VALUE
SETTING
FILTER
SELECT
0x0
PLL derived
clock
—
0x8
PCLK = 2304
x LRCLK
Voice
5
0x1
PCLK = 128
x LRCLK
Audio 96kHz
0x9
Reserved
—
4
0x2
PCLK = 192
x LRCLK
Audio 96kHz
0xA
Reserved
—
3
DAI1_DAC_LP
0x3
PCLK = 256
x LRCLK
Audio 48kHz
0xB
Reserved
—
0x4
PCLK = 384
x LRCLK
Audio 48kHz
0xC
Reserved
—
2
0x5
PCLK = 768
x LRCLK
Voice
0xD
Reserved
—
1
0x6
PCLK = 1152
x LRCLK
Voice
0xE
Reserved
—
0
0x7
PCLK = 1536
x LRCLK
Voice
0xF
Reserved
—
0x50
3
DAC2DITHEN
DAI2 DAC Input Dither Enable
DAC2DITHEN is recommended to be set when DAI2_DAC_LP = 0000.
0 = Disabled
1 = Enabled
2
DAC1DITHEN
DAI1 DAC Input Dither 1 Enable
DAC1DITHEN is recommended to be set when DAI1_DAC_LP = 0000.
0 = Disabled
1 = Enabled
1
CGM2_EN
DAI2 Clock Gen Module Enable
CGM1_EN has to be set along with CGM2_EN to enable the clock generation for the
DAI2 DAC playback path.
0 = Disabled
1 = Enabled
0
CGM1_EN
DAI1/Device Clock Gen Module Enable
CGM1_EN enables the device clock generation, and needs to be set for DAC playback
or ADC record.
0 = Disabled
1 = Enabled
Maxim Integrated
87
MAX98089
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