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参数资料
| 型号： | MB86R01PB-GSE1 |
| 厂商： | Fujitsu Semiconductor America Inc |
| 文件页数： | 75/89页 |
| 文件大小： | 0K |
| 描述： | IC SOC GRAPHIC CONTRLR 484BGA |
| 特色产品： | Graphics Display Controllers (GDC) |
| 标准包装： | 40 |
| 系列： | 玉 |
| 应用： | 图形控制器 |
| 核心处理器： | ARM9 |
| 程序存储器类型： | 外部程序存储器 |
| 控制器系列： | 玉 |
| RAM 容量： | 64K x 8 |
| 接口： | ADC，ATA，CAN，EBI/EMI，I²C，I²S，媒体 LB，PWM，SD 卡，UART/USART，USB |
| 输入/输出数： | 24 |
| 电源电压： | 1.1 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BGA |
| 包装： | 托盘 |
| 供应商设备封装： | 484-BGA（23x23） |
| 其它名称： | 865-1110 |
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71
FUJITSU MICROELECTRONICS
PROPRIETARY AND CONFIDENTIAL
MB86R01 DATA SHEET
8.5.12.
MediaLB Signal Timing
8.5.12.1.
MediaLB AC Spec Type A
Ground = 0V; Load capacitance = 60pF; MediaLB speed = 256Fs or 512Fs; Fs = 48kHz; all timing
parameters specified from the valid voltage threshold as listed below; unless otherwise noted.
8.5.12.1.1.
Clock
Table 8-40
AC Timing of Clock Signal
Value
Signal
Symbol
Description
Min.
Typ.
Max.
Unit
Comment
fmck
MLBCLK operating frequency
(*1)
11.264
–
22.5792
–
24.6272
MHz
256xFs at 44.0kHz
512xFs at 44.1kHz
512xFs at 48.1kHz
tmckr
MLBCLK rising time
–
3
ns VIL to VIH
tmckf
MLBCLK falling time
–
3
ns VIH to VIL
tmckc
MLBCLK cycle time
–
81
40
–
ns
256xFs
512xFs
tmckl
MLBCLK low time
30
14
37
17
–
ns
256xFs
512xFs
tmckh
MLBCLK high time
30
14
38
17
–
ns
256xFs
512xFs
MLBCLK
tmpwv
MLBCLK pulse width variation
–
2
ns pp (*2)
*1: The controller can shut off MLBCLK to place MediaLB in a low-power state.
*2: Pulse width variation is measured at 1.25V by triggering on one edge of MLBCLK and measuring the spread on the
other edge, measured in ns peak-to-peak (pp).
8.5.12.1.2.
Input Signal
Table 8-41
AC Timing of Input Signal
Value
Signal
Symbol
Description
Min.
Typ.
Max.
Unit
Comment
tdsmcf
MLBSIG and MLBDAT input
valid to MLBCLK falling
4
–
ns
MLBSIG, MLBDAT
input
tdhmcf
MLBSIG and MLBDAT input
hold
from MLBCLK low
0
–
ns
8.5.12.1.3.
Output Signal
Table 8-42
AC Timing of Output Signal
Value
Signal
Symbol
Description
Min.
Typ.
Max.
Unit
Comment
tmcfdz
MLBSIG and MLBDAT output
high impedance from MLBCLK
low
0
–
tmckl
ns
MLBSIG, MLBDAT
output
tmdzh
Bus hold time
4
–
ns (*1)
*1: The board must be designed to ensure that the high-impedance bus does not leave the logic state of the final driven
bit for this time period. Therefore, coupling must be minimized while meeting the maximum capacitive load listed.
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参数描述 |
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