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参数资料
| 型号： | MB95D108AWPFV |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 10 X 10 MM, 1.70 MM HEIGHT, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件页数： | 44/67页 |
| 文件大小： | 824K |
| 代理商： | MB95D108AWPFV |
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MB95100A Series
49
(7) LIN-UART Timing
Sampling at the rising edge of sampling clock*1 and prohibited serial clock delay*2
(ESCR register : SCES bit
= 0, ECCR register : SCDE bit = 0)
(VCC
= 3.3 V, AVSS = VSS = 0.0 V, TA = 40 °C to + 85 °C)
*1 : Provide switch function whether sampling of reception data is performed at rising edge or falling edge of the
serial clock.
*2 : Serial clock delay function is used to delay half clock for the output signal of serial clock.
*3 : Refer to “ (2) Source Clock/Machine Clock” for tMCLK.
Parameter
Sym-
bol
Pin name
Conditions
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operation output pin :
CL
= 80 pF + 1 TTL.
5 tMCLK*3
ns
SCK
↑→ SOT delay time
tSLOVI
SCK, SOT
95
+ 95
ns
Valid SIN
→SCK↑
tIVSHI
SCK, SIN
tMCLK*3
+ 190
ns
SCK
↑→ valid SIN hold time
tSHIXI
SCK, SIN
0
ns
Serial clock “L” pulse width
tSLSH
SCK
External clock
operation output pin :
CL
= 80 pF + 1 TTL.
3 tMCLK*3
tR
ns
Serial clock “H” pulse width
tSHSL
SCK
tMCLK*3
+ 95
ns
SCK
↓→SOT delay time
tSLOVE SCK, SOT
2 tMCLK*3
+ 95
ns
Valid SIN
→SCK↑
tIVSHE
SCK, SIN
190
ns
SCK
↑→ valid SIN hold time
tSHIXE
SCK, SIN
tMCLK*3
+ 95
ns
SCK fall time
tF
SCK
10
ns
SCK rise time
tR
SCK
10
ns
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PDF描述 |
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