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参数资料
| 型号： | MC33780EG |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 35/37页 |
| 文件大小： | 0K |
| 描述： | IC DBUS MASTER DUAL DIFF 16-SOIC |
| 标准包装： | 47 |
| 系列： | * |
| 类型： | * |
| 应用： | * |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 16-SOIC W |
| 包装： | 管件 |
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Analog Integrated Circuit Device Data
Freescale Semiconductor
7
33780
ELECTRICAL CHARACTERISTICS
DYNAMIC ELECTRICAL CHARACTERISTICS
DYNAMIC ELECTRICAL CHARACTERISTICS
Table 4. Dynamic Electrical Characteristics
Characteristics noted under conditions 4.75 V
≤ V
CC ≤ 5.25 V, 9.0 V ≤ VSUP ≤ 25 V, - 40°C ≤ T
A ≤ 85°C unless otherwise
noted. Voltages relative to GND unless otherwise noted. Typical values noted reflect the approximate parameter means at
TA = 25°C under nominal conditions unless otherwise noted.
Characteristic
Symbol
Min
Typ
Max
Unit
CLOCK
CLK Periods
Time High
Time Low
Period (System requirement) (8)
tCLKHI
tCLKLO
tCLKPER
75
245
–
250
–
255
ns
CLK Transition (System requirement) (8)
Time for Low-to-High Transition of the CLK Input Signal
Time for High-to-Low Transition of the CLK Input Signal
tCLKLH
tCLKHL
–
50
ns
Reset Low Time
tRSTLO
100
–
ns
SPI INTERFACE TIMING
SPI Clock Cycle Time
tCYC
200
–
ns
SPI Clock High Time
tHI
80
–
ns
SPI Clock Low Time
tLO
80
–
ns
SPI CS Lead Time (9)
tLEAD
100
–
ns
SPI CS Lag Time (9)
tLAG
100
–
ns
SPI SCLK Time Between Bytes (8)
tHI
80
–
ns
SPI CS Time Between Bursts (8)
tCSHI
80
–
ns
Data Setup Time
MOSI Valid Before SCLK Rising Edge (9)
tSU
25
–
ns
Data Hold Time
MOSI Valid After SCLK Rising Edge (9)
MISO Valid After SCLK Falling Edge (8)
tH
tHO
25
0
–
ns
Data Valid Time
SCLK Falling Edge to MISO Valid, C = 100 pF
tV
–
50
ns
Output Disable Time
CS
Rise to MISO Hi-Z
tDIS
–
100
ns
Rise Time (30% VCC to 70% VCC)
SCLK, MISO
tR
–
25
ns
Fall Time (70% VCC to 30% VCC)
SCLK, MISO
tF
–
25
ns
Notes
8
Not measured in production.
9
SPI signal timing from the production test equipment is programmed to ensure compliance.
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PDF描述 |
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