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参数资料
| 型号： | MC33889DPEGR2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 42/59页 |
| 文件大小： | 0K |
| 描述： | IC SYSTEM BASE W/CAN 28SOIC |
| 标准包装： | 1,000 |
| 系列： | * |
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Analog Integrated Circuit Device Data
Freescale Semiconductor
47
33889
FUNCTIONAL DEVICE OPERATION
LOGIC COMMANDS AND REGISTERS
TIM REGISTERS
Description: This register is split into 2 sub registers, TIM1 and TIM2.
TIM1 controls the watchdog timing selection as well as the window or timeout option. TIM1 is selected when bit D3 is 0.
TIM2 is used to define the timing for the cyclic sense and forced wake-up function. TIM2 is selected when bit D3 is 1.
No read operation is allowed for registers TIM1 and TIM2
TIM Register
0
X
inputs disabled
0
1
X
high level sensitive
1
0
X
low level sensitive
1
X
both level sensitive
Table 23. Status Bits
L0WUb
L0WUa
FDIS bit in
CAN register
Description
0
No wake-up occurred at L0 (sleep or stop mode). Low level state on L0 (standby or normal mode)
1
0
Wake-up occurred at L0 (sleep or stop mode). High level state on L0 (standby or normal mode)
0
1
Wake-up occurred at L0 (sleep or stop mode with L0 filter disable). WUR must be set to xx00 before
sleep or stop mode.
L1WUb
L1WUa
Description
0
No wake-up occurred at L1 (sleep or stop mode). Low level state on L1 (standby or normal mode)
1
Wake-up occurred at L1 (sleep or stop mode). High level state on L1 (standby or normal mode)
Table 24. TIM Register
TIM1
D3
D2
D1
D0
$101b
W
0
WDW
WDT1
WDT0
R
Reset
0
Reset condition
POR, RESET
Watchdog
WDW
WDT1
WDT0
Watchdog Timing [ms]
0
10
no window watchdog
0
1
50
0
1
0
100
0
1
350
1
0
10
window watchdog enabled (window lenght is
half the watchdog timing)
1
0
1
50
1
0
100
1
350
Control Bits
LCTR3
LCTR2
LCTR1
LCTR0
L0 Configuration
L1 Configuration
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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