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参数资料
| 型号： | MC68334GCFC20 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 20 MHz, MICROCONTROLLER, PQFP132 |
| 封装： | PLASTIC, QFP-132 |
| 文件页数： | 48/76页 |
| 文件大小： | 444K |
| 代理商： | MC68334GCFC20 |
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MOTOROLA
MC68334
52
MC68334TS/D REV. 1
Y = M111, where M represents the logic state of the MM bit in the SIMCR.
5.3 TPU Components
The TPU module consists of two 16-bit time bases, sixteen independent timer channels, a task sched-
uler, a microengine, and a host interface. In addition, a dual-port parameter RAM is used to pass pa-
rameters between the module and the host CPU.
5.3.1 Time Bases
Two 16-bit counters provide reference time bases for all output compare and input capture events.
Prescalers for both time bases are controlled by the host CPU via bit fields in the TPU module config-
uration register (TPUMCR). Timer count registers TCR1 and TCR2 provide access to current counter
values. TCR1 and TCR2 can be read/write accessed in microcode, but are not directly available to the
host CPU. The TCR1 clock is derived from the system clock. The TCR2 clock can be derived from the
system clock or from an external clock input via the T2CLK pin.
5.3.2 Timer Channels
The TPU has 16 independent channels, each connected to an MCU pin. The channels have identical
hardware. Each channel consists of an event register and pin control logic. The event register contains
a 16-bit capture register, a 16-bit compare/match register, and a 16-bit greater-than-or-equal-to com-
parator. The direction of each pin, either output or input, is determined by the TPU microengine. Each
channel can either use the same time base for match and capture, or can use one time base for match
and the other for capture.
Table 25 TPU Address Map
Access
Address
15
8
7
0
S
$YFFE00
TPU MODULE CONFIGURATION REGISTER (TPUMCR)
S
$YFFE02
TEST CONFIGURATION REGISTER (TCR)
S
$YFFE04
DEVELOPMENT SUPPORT CONTROL REGISTER (DSCR)
S
$YFFE06
DEVELOPMENT SUPPORT STATUS REGISTER (DSSR)
S
$YFFE08
TPU INTERRUPT CONFIGURATION REGISTER (TICR)
S
$YFFE0A
CHANNEL INTERRUPT ENABLE REGISTER (CIER)
S
$YFFE0C
CHANNEL FUNCTION SELECTION REGISTER 0 (CFSR0)
S
$YFFE0E
CHANNEL FUNCTION SELECTION REGISTER 1 (CFSR1)
S
$YFFE10
CHANNEL FUNCTION SELECTION REGISTER 2 (CFSR2)
S
$YFFE12
CHANNEL FUNCTION SELECTION REGISTER 3 (CFSR3)
S/U
$YFFE14
HOST SEQUENCE REGISTER 0 (HSQR0)
S/U
$YFFE16
HOST SEQUENCE REGISTER 1 (HSQR1)
S/U
$YFFE18
HOST SERVICE REQUEST REGISTER 0 (HSRR0)
S/U
$YFFE1A
HOST SERVICE REQUEST REGISTER 1 (HSRR1)
S
$YFFE1C
CHANNEL PRIORITY REGISTER 0 (CPR0)
S
$YFFE1E
CHANNEL PRIORITY REGISTER 1 (CPR1)
S
$YFFE20
CHANNEL INTERRUPT STATUS REGISTER (CISR)
S
$YFFE22
LINK REGISTER (LR)
S
$YFFE24
SERVICE GRANT LATCH REGISTER (SGLR)
S
$YFFE26
DECODED CHANNEL NUMBER REGISTER (DCNR)
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PDF描述 |
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