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参数资料
| 型号： | MC68349FT16 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, MICROCONTROLLER, PQFP16 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 163/420页 |
| 文件大小： | 1645K |
| 代理商： | MC68349FT16 |
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5- 90
MC68349 USER’S MANUAL
MOTOROLA
5.8.3 Instruction Timing Tables
The following assumptions apply to the times shown in the subsequent tables:
1. A 16-bit data bus is used for all memory accesses (CPU32+ in 16-bit mode).
2. Memory access times are based on two-clock bus cycles with no wait states.
3. The instruction pipeline is full at the beginning of the instruction and is refilled by the
end of the instruction.
Three values are listed for each instruction and addressing mode:
Head:
The number of cycles available at the beginning of an instruction to complete a
previous instruction write or to perform a prefetch.
Tail:
The number of cycles an instruction uses to complete a write.
Cycles: Four numbers per entry, three contained in parentheses. The outer number is the
minimum number of cycles required for the instruction to complete. Numbers
within the parentheses represent the number of bus accesses performed by the
instruction. The first number is the number of operand read accesses performed
by the instruction. The second number is the number of instruction fetches
performed by the instruction, including all prefetches that keep the instruction and
the instruction pipeline filled. The third number is the number of write accesses
performed by the instruction.
As an example, consider an ADD.L (12, A3, D7.W
4), D2 instruction.
5.8.3.5 Arithmetic/Logic Instructions shows that the instruction has a head = 0, a tail =
0, and cycles = 2 (0/1/0). However, in indexed address register indirect addressing mode,
additional time is required to fetch the EA. 5.7.3.1 Fetch Effective Address gives
addressing mode data. For (d8, An, Xn.Sz Scale), head = 4, tail = 2, cycles = 8 (2/1/0).
Because this example is for a long access and the fetch EA table lists data for word
accesses, add two clocks to the tail and to the number of cycles (“X” in table notation) to
obtain head = 4, tail = 4, cycles = 10 (2/1/0).
Assuming that no trailing write exists from the previous instruction, EA calculation requires
six clocks. Replacement fetch for the EA occurs during these six clocks, leaving a head of
four. If there is no time in the head to perform a prefetch due to a previous trailing write,
then additional time to perform the prefetches must be allotted in the middle of the
instruction or after the tail.
TOTAL NUMBER OF CLOCKS
NUMBER OF READ CYCLES
NUMBER OF INSTRUCTION ACCESS CYCLES
NUMBER OF WRITE CYCLES
8(2 /1/0)
相关PDF资料 |
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