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参数资料
| 型号： | MC68349FT16 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, MICROCONTROLLER, PQFP16 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 397/420页 |
| 文件大小： | 1645K |
| 代理商： | MC68349FT16 |
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MOTOROLA
MC68349 USER'S MANUAL
3- 27
State 0—The read cycle starts in state 0 (S0). During S0, the MC68349 places a valid
address on A31–A0 and valid function codes on FC3–FC0. The function codes select the
address space for the cycle. The MC68349 drives R/W high for a read cycle. SIZ1/SIZ0
become valid, indicating the number of bytes requested for transfer.
State 1—One-half clock later, in state 1 (S1), the MC68349 asserts AS indicating a valid
address on the address bus. The MC68349 also asserts DS during S1. The selected
device uses R/W, SIZ1 or SIZ0, A0, and DS to place its information on the data bus. One
or both of the bytes (D15–D8 and D7–D0) are selected by SIZ1/SIZ0 and A0.
State 2—As long as at least one of the DSACK≈ signals is recognized on the falling edge
of S2 (meeting the asynchronous input setup time requirement), data is latched on the
falling edge of S4, and the cycle terminates.
State 3—If DSACK≈ is not recognized by the start of state 3 (S3), the MC68349 inserts
wait states instead of proceeding to states 4 and 5. To ensure that wait states are
inserted, both DSACK1 and DSACK0 must remain negated throughout the asynchronous
input setup and hold times around the end of S2. If wait states are added, the MC68349
continues to sample DSACK≈ on the falling edges of the clock until one is recognized.
State 4—At the falling edge of state 4 (S4), the MC68349 latches the incoming data and
samples DSACK≈ to get the port size.
State 5—The MC68349 negates AS and DS during state 5 (S5). It holds the address valid
during S5 to provide address hold time for memory systems. R/W, SIZ1 and SIZ0, and
FC3–FC0 also remain valid throughout S5. The external device keeps its data and
DSACK≈ signals asserted until it detects the negation of AS or DS (whichever it detects
first). The device must remove its data and negate DSACK≈ within approximately one
clock period after sensing the negation of AS or DS. DSACK≈ signals that remain asserted
beyond this limit may be prematurely detected for the next bus cycle.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68349FT25 | 32-BIT, MICROCONTROLLER, PQFP16 |
| MC68356CZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC68356ZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC6840L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MC68349FT25A | 制造商:Motorola Inc 功能描述: |
| MC68349V | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:HIGH PERFORMANCE INTEGRATED PROCESSOR |
| MC6835 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC68360 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360AD | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:MC68360 QUad Integrated Communication Controller (QUICCa?￠) |
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