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参数资料
| 型号： | MC68HC05L5FU |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MROM, 4.2 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | PLASTIC, QFP-80 |
| 文件页数： | 155/200页 |
| 文件大小： | 941K |
| 代理商： | MC68HC05L5FU |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页当前第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页
NON-DISCLOSURE
AGREEMENT
REQUIRED
Resets and Interrupts
General Release Specification
MC68HC(7)05L5 — Rev. 2.0
58
Resets and Interrupts
MOTOROLA
Upon reset, the I bit in the condition code register is set and interrupts
are disabled (masked). When an interrupt occurs, the I bit is set
automatically by hardware after stacking the condition code register
(CCR). All interrupts in the MC68HC05L5 follow a fixed hardware priority
circuit to resolve simultaneous requests.
Each interrupt has a software programmable interrupt mask bit which
may be used to selectively inhibit automatic hardware response. In
addition, the I bit in the CCR acts as a class inhibit mask to inhibit all
sources in the I-bit class. RESET and software interrupt (SWI) are not
masked by the I bit in the CCR.
SWI is an instruction rather than a prioritized asynchronous interrupt
source. In a sense, it is lower in priority than any source because once
any interrupt sequence has begun, SWI cannot override it. In another
sense, it is higher in priority than any hardware sources, except reset,
because once the SWI opcode is fetched, no other sources can be
honored until after the first instruction in the SWI service routine has
been executed. SWI causes the I mask bit in the CCR to be set.
Table 4-1. Interrupt Vector Assignments
Vector
Address
Interrupt Source
Masked
by
Local
Mask
Priority
(1 = Highest)
3FF0–3FF1
Timebase
I bit
TBIE
7
3FF2–3FF3
SSPI
I bit
SPIE
6
3FF4–3FF5
Timer 2
TI2I
OC2I
I bit
TI2IE
OC2IE
5
3FF6–3FF7
Timer 1
ICI
OC1I
TOI
I bit
ICIE
OC1IE
TOIE
4
3FF8–3FF9
KWI
I bit
KWIE
3
3FFA–3FFB
IRQ
IRQ1
IRQ2
I bit
IRQ1E
IRQ2E
2
3FFC–3FFD
SWI
None
Same level as
an instruction
3FFE–3FFF
Reset
COP
RESET pin
Power-on
None
COPE
None
1
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
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