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参数资料
| 型号： | MC68HC08RC16DW |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, MICROCONTROLLER, PDSO28 |
| 封装： | SOIC-28 |
| 文件页数： | 49/200页 |
| 文件大小： | 1856K |
| 代理商： | MC68HC08RC16DW |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页当前第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页
Technical Data
MC68HC08RC16 — Rev. 1.0
142
Modulo Timer (TIM0I)
MOTOROLA
Modulo Timer (TIM0I)
TOF — TIM0I Overflow Flag Bit
This read/write flag is set when the TIM0I counter resets to $0000
after reaching the modulo value programmed in the TIM0I counter
modulo registers. Clear TOF by reading the TIM0I status and control
register when TOF is set and then writing a logic 0 to TOF. If another
TIM0I overflow occurs before the clearing sequence is complete, then
writing logic 0 to TOF has no effect. Therefore, a TOF interrupt
request cannot be lost due to inadvertent clearing of TOF. Reset
clears the TOF bit. Writing a logic 1 to TOF has no effect.
1 = TIM0I counter has reached modulo value.
0 = TIM0I counter has not reached modulo value.
TOIE — TIM0I Overflow Interrupt Enable Bit
This read/write bit enables TIM0I overflow interrupts when the TOF bit
becomes set. Reset clears the TOIE bit.
1 = TIM0I overflow interrupts enabled
0 = TIM0I overflow interrupts disabled
TSTOP — TIM0I Stop Bit
This read/write bit stops the TIM0I counter. Counting resumes when
TSTOP is cleared. Reset sets the TSTOP bit, stopping the TIM0I
counter until software clears the TSTOP bit.
1 = TIM0I counter stopped
0 = TIM0I counter active
NOTE:
Do not set the TSTOP bit before entering wait mode if the TIM0I is
required to exit wait mode.
Address: $0018
Bit 7
654321
Bit 0
Read:
TOF
TOIE
TSTOP
00
PS2
PS1
PS0
Write:
0
TRST
Reset:
00100000
= Unimplemented
Figure 13-2. TIM0I Status and Control Register (TSC)
相关PDF资料 |
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