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参数资料
| 型号： | MC68HC11A0CP3 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PDIP48 |
| 封装： | PLASTIC, DIP-48 |
| 文件页数： | 39/158页 |
| 文件大小： | 3803K |
| 代理商： | MC68HC11A0CP3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页当前第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页
ELECTRICAL CHARACTERISTICS
MOTOROLA
TECHNICAL DATA
A-13
A
NOTES:
1. If this setup time is met, STRB acknowledges in the next cycle. If it is not met, the response may be delayed one
more cycle.
2. Port C and D timing is valid for active drive (CWOM and DWOM bits not set in PIOC and SPCR registers respec-
tively).
3. All timing is shown with respect to 20% VDD and 70% VDD, unless otherwise noted.
Table A-5a Peripheral Port Timing (MC68L11A8)
VDD = 3.0 Vdc to 5.5 Vdc, VSS = 0 Vdc, TA = TL to TH
Characteristic
Symbol
1.0 MHz
2.0 MHz
Unit
Min
Max
Min
Max
Frequency of Operation (E-Clock Frequency)
fo
dc
1.0
dc
2.0
MHz
E-Clock Period
tcyc
1000
—
500
—
ns
Peripheral Data Setup Time
(MCU Read of Ports A, C, D, and E)
tPDSU
100
—
100
—
ns
Peripheral Data Hold Time
(MCU Read of Ports A, C, D, and E)
tPDH
50—50—
ns
Delay Time, Peripheral Data Write
MCU Write to Port A
MCU Writes to Ports B, C, and D
tPWD = 1/4 tcyc + 150 ns
tPWD
—
250
400
—
250
275
ns
Input Data Setup Time (Port C)
tIS
60—60—
ns
Input Data Hold Time (Port C)
tIH
100
—
100
—
ns
Delay Time, E Fall to STRB
tDEB = 1/4 tcyc + 150 ns
tDEB
—
400
—
275
ns
Setup Time, STRA Asserted to E Fall (Note 1)
tAES
0—0—ns
Delay Time, STRA Asserted to Port C Data Output Valid
tPCD
—
100
—
100
ns
Hold Time, STRA Negated to Port C Data
tPCH
10—10—
ns
Three-State Hold Time
tPCZ
—
150
—
150
ns
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
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