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参数资料
| 型号： | MC68HC705E5P |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
| 封装： | PLASTIC, DIP-28 |
| 文件页数： | 122/148页 |
| 文件大小： | 3554K |
| 代理商： | MC68HC705E5P |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页当前第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页
Motorola Bus (M Bus) Interface
M-Bus Protocol
MC68HC705E5 — Rev. 1.0
General Release Specification
Motorola Bus (M Bus) Interface
NON-DISCLOSURE
AGREEMENT
REQUIRED
11.5.2 Slave Address Transmission
Immediately after the start signal, the first byte of data transfer is the
slave address transmitted by the master. This data is a 7-bit calling
address followed by a R/W bit. The R/W bit tells the slave the desired
direction of data transfer.
Only the slave with a matched address will respond by sending back an
acknowledge bit. This acknowledge bit is accomplished by pulling SDA
low on the ninth clock cycle. (See Figure 11-1.)
11.5.3 Data Transfer
Once a successful slave addressing is achieved, the data transfer can
proceed byte by byte in the direction specified by the R/W bit sent by the
calling master.
Each data byte is eight bits long. Data can be changed only when SCL
is low and must be held stable while SCL is high as shown in Figure
11-1. The MSB is transmitted first and each byte has to be followed by
an acknowledge bit. The acknowledge bit is signalled by the receiving
device by pulling the SDA low on the ninth clock cycle. Therefore, one
complete data byte transfer needs nine clock cycles.
If the slave receiver does not acknowledge the master, the SDA line
should be left high by the slave. The master can then generate a stop
signal to abort the data transfer or a start signal (repeated start) to
commence a new transfer.
If the master receiver does not acknowledge the slave transmitter after
a byte has been transmitted, it means an “end of data” to the slave. The
slave should now release the SDA line for the master to generate a stop
or start signal.
F
re
e
sc
a
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S
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c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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