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参数资料
| 型号： | MC68HC705E5P |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
| 封装： | PLASTIC, DIP-28 |
| 文件页数： | 124/148页 |
| 文件大小： | 3554K |
| 代理商： | MC68HC705E5P |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页当前第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页
Motorola Bus (M Bus) Interface
M-Bus Protocol
MC68HC705E5 — Rev. 1.0
General Release Specification
Motorola Bus (M Bus) Interface
NON-DISCLOSURE
AGREEMENT
REQUIRED
11.5.7 Clock Synchronization
Since wired-AND logic is performed on the SCL line, a high-to-low
transition will affect the devices connected to the bus. The devices start
counting their low period and once a device's clock has gone low, it will
hold the SCL line low until the clock high state is reached. However, the
change of low to high in this device clock may not change the state of
the SCL line if another device clock is still within its low period.
Therefore, the synchronized clock SCL will be held low by the device
with the longest low period. Devices with shorter low periods enter a high
wait state during this time. (See Figure 11-2.) When all devices
concerned have counted off their low period, the synchronized SCL line
will be released and go high. There will then be no difference between
the device clocks and the state of the SCL line and all devices will start
counting their high periods. The first device to complete its high period
will again pull the SCL line low.
11.5.8 Handshaking
The clock synchronization mechanism can be used as a handshake in
data transfer. Slave devices may hold the SCL low after completion of
one byte. In such cases, the device will halt the bus clock and force the
master clock into a wait state until the slave releases the SCL line.
Figure 11-2. Clock Synchronization
SCL
SCL2
SCL1
INTERNAL COUNTER RESET
WAIT
START COUNTING HIGH PERIOD
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
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| MC68HC05F32CFU | 8-BIT, MROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC705H12 | 8-BIT, EEPROM, 2 MHz, MICROCONTROLLER, PQCC52 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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