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参数资料
| 型号： | MC68HC705E5P |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
| 封装： | PLASTIC, DIP-28 |
| 文件页数： | 3/148页 |
| 文件大小： | 3554K |
| 代理商： | MC68HC705E5P |
第1页第2页当前第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页
NON-DISCLOSURE
AGREEMENT
REQUIRED
Synchronous Serial Interface (SSI)
General Release Specification
MC68HC705E5 — Rev. 1.0
Synchronous Serial Interface (SSI)
12.4 SSI Registers
The SSI registers are described in the following subsections.
12.4.1 SSI Control Register
This register is located at address $000A. A reset clears all of these bits,
except bit 3 which is set. Writes to this register during a transfer should
be avoided, with the exception of clearing the SE bit to disable the SSI.
In addition, the clock polarity, rate, data format, and master/slave
selection should not be changed while the SSI is enabled (SE = 1) or
being enabled. Always disable the SSI, by clearing the SE bit, before
altering control bits within the SCR.
SIE — SSI Interrupt Enable
This bit determines whether an interrupt request should be generated
when a transfer is complete. Reset clears this bit.
1 = An interrupt request will be made if the CPU is in the run or wait
mode of operation and the status flag bit SF is set.
0 = No interrupt requests will be made by the SSI.
SE — SSI Enable
When this bit is set, it enables the SSI and SCK pins. When this bit is
cleared, any transmission in progress is aborted and the SCK and
SDIO are three-stated. The SE bit is readable and writable any time.
Clearing SE while a data transfer is occurring will abort the
transmission and reset the bit counter. Reset clears this bit.
1 = Enable the SSI module.
0 = Disable the SSI module.
Address:
$000A
Bit 7
654321
Bit 0
Read:
SIE
SE
LSBF
MSTR
CPOL
SDIR
SR1
SR0
Write:
Reset:
00001000
Figure 12-4. SSI Control Register (SCR)
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
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