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参数资料
| 型号： | MC68HC705E6MFB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PQFP44 |
| 封装： | PLASTIC, QFP-44 |
| 文件页数： | 117/140页 |
| 文件大小： | 1584K |
| 代理商： | MC68HC705E6MFB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页当前第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
Resets and Interrupts
MC68HC05E6 — Rev. 1.0
Resets and Interrupts
Nonmaskable software interrupt (SWI)
The software interrupt (SWI) is an executable instruction and a
nonmaskable interrupt: it is executed regardless of the state of the I-bit
in the CCR. If the I-bit is zero (interrupts enabled), SWI is executed after
interrupts that were pending when the SWI was fetched, but before
interrupts generated after the SWI was fetched. The SWI interrupt
service routine address is specified by the contents of memory locations
$1FFC and $1FFD.
Maskable hardware interrupts
If the interrupt mask bit (I-bit) of the CCR is set, all maskable interrupts
(internal and external) are masked. Clearing the I-bit allows interrupt
processing to occur.
NOTE:
The internal interrupt latch is cleared in the first part of the interrupt
service routine; therefore, one external interrupt pulse could be latched
and serviced as soon as the I-bit is cleared.
External interrupt
(IRQ)
This external interrupt source will vector to the start address contained
in memory locations $1FFA and $1FFB. IRQ can be selected to be either
edge sensitive or edge-and-level sensitive (see Mask options) by the
IRQ bit in the LVIOPT register.
Core timer
interrupts
There are two core timer interrupt flags that cause an interrupt whenever
an interrupt is enabled and its flag becomes set (RTIF and CTOF). The
interrupt flags and enable bits are located in the core timer control and
status register (CTCSR). These interrupts vector to the same interrupt
service routine, whose start address is contained in memory locations
$1FF8 and $1FF9. Full details of the core timer can be found in Core
To make use of the real time interrupt, the RTIE bit must first be set. The
RTIF bit will then be set after the specified number of counts.
6-resets
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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