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参数资料
| 型号： | MC68HC705T16B |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP56 |
| 封装： | PLASTIC, SDIP-56 |
| 文件页数： | 78/128页 |
| 文件大小： | 734K |
| 代理商： | MC68HC705T16B |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页当前第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
MC68HC05T16
MOTOROLA
5-11
TIMERS
5
IRQN - IRQ Pin Trigger Option
1 (set)
–
Negative edge triggering for IRQ only.
0 (clear) –
Level and negative edge triggering for IRQ.
WDOG - COP Watchdog Enable
1 (set)
–
COP watchdog circuit enabled.
0 (clear) –
COP watchdog circuit disabled.
See Section 5.2.1 on COP watchdog reset.
RT1, RT0 - Rate Select for COP watchdog and RTI
See Section 5.2.1 on watchdog reset.
5.2.1
COP Watchdog Reset
The COP (Computer Operating Properly) watchdog timer function is implemented by using the
output of the Multi-Function Timer counter. The minimum COP reset rates are controlled by RT0
and RT1 of Multi-Function Timer register. If the COP circuit times out, an internal reset is
generated and the reset vector is fetched (at $FFFE & $FFFF). Preventing a COP time-out is
achieved by writing a ‘0’ to bit 0 of address $FFF0. The COP counter has to be cleared periodically
by software with a period less than COP reset rate.
Watchdog timer function will stop counting in Wait and Stop modes. Counting continues when it
wakes up from Wait mode, and a 4064 cycle delay after waking up from Stop mode.
The watchdog counter system is controlled by the WDOG bit in the Multi-Function Timer register
(bit 2 of address $1C). After power-on or external reset the watchdog system is disabled. Writing
a “1” to the WDOG bit will enable the watchdog system and the counter starts counting. Once
enabled, the watchdog system cannot be disabled by software. Writing a “0” to bit 0 of address
$FFF0 will reset watchdog counter to prevent a watchdog time-out.
Table 5-1 COP Reset and RTI Rates
RT1
RT0
Minimum COP reset period
E clock = 4.2MHz
RTI period
E clock = 4.2MHz
0
27.3ms
3.9ms
0
1
54.6ms
7.8ms
1
0
109.27ms
15.6ms
1
218.4ms
31.2ms
RT0 and RT1 should only be changed immediately after COP watchdog timer has been reset.
TPG
51
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PDF描述 |
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