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参数资料
| 型号： | MC9328MX1DVM20 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 66/100页 |
| 文件大小： | 0K |
| 描述： | IC MCU I.MX 200MHZ 256-MAPBGA |
| 标准包装： | 152 |
| 系列： | i.MX1 |
| 核心处理器： | ARM9 |
| 芯体尺寸： | 32-位 |
| 速度： | 200MHz |
| 连通性： | EBI/EMI，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB |
| 外围设备： | DMA，I²S，LCD，POR，PWM，WDT |
| 输入/输出数： | 110 |
| 程序存储器类型： | ROMless |
| 电压 - 电源 (Vcc/Vdd)： | 1.7 V ~ 3.3 V |
| 振荡器型： | 外部 |
| 工作温度： | -30°C ~ 70°C |
| 封装/外壳： | 256-MAPBGA |
| 包装： | 托盘 |
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Functional Description and Application Information
MC9328MX1 Technical Data, Rev. 7
68
Freescale Semiconductor
4.10
Multimedia Card/Secure Digital Host Controller
The DMA interface block controls all data routing between the external data bus (DMA access), internal
MMC/SD module data bus, and internal system FIFO access through a dedicated state machine that
monitors the status of FIFO content (empty or full), FIFO address, and byte/block counters for the
MMC/SD module (inner system) and the application (user programming).
Figure 47. Chip-Select Read Cycle Timing Diagram
T8
SCLK to valid LD data
-3
3
ns
T9
End of HSYN idle2 to VSYN edge
(for non-display region)
22
Ts
T9
End of HSYN idle2 to VSYN edge
(for Display region)
11
Ts
T10
VSYN to OE active (Sharp = 0) when VWAIT2 = 0
1
Ts
T10
VSYN to OE active (Sharp = 1) when VWAIT2 = 0
2
Ts
Note:
Ts is the SCLK period which equals LCDC_CLK / (PCD + 1). Normally LCDC_CLK = 15ns.
VSYN, HSYN and OE can be programmed as active high or active low. In Figure 46, all 3 signals
are active low.
The polarity of SCLK and LD[15:0] can also be programmed.
SCLK can be programmed to be deactivated during the VSYN pulse or the OE deasserted period.
In Figure 46, SCLK is always active.
For T9 non-display region, VSYN is non-active. It is used as an reference.
XMAX is defined in pixels.
Table 27. 4/8/16 Bit/Pixel TFT Color Mode Panel Timing (Continued)
Symbol
Description
Minimum
Corresponding Register Value
Unit
Bus Clock
5b
6b
6a
7
5a
4a
3a
1
CMD_DAT Input
CMD_DAT Output
4b
3b
Valid Data
2
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PDF描述 |
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参数描述 |
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