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参数资料
| 型号： | MCF5274LCVM166 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 22/44页 |
| 文件大小： | 0K |
| 描述： | IC MCU 32BIT 166MHZ 196-MAPBGA |
| 标准包装： | 126 |
| 系列： | MCF527x |
| 核心处理器： | Coldfire V2 |
| 芯体尺寸： | 32-位 |
| 速度： | 166MHz |
| 连通性： | EBI/EMI，以太网，I²C，SPI，UART/USART，USB |
| 外围设备： | DMA，WDT |
| 输入/输出数： | 69 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 64K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.4 V ~ 1.6 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 196-LBGA |
| 包装： | 托盘 |
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Electrical Characteristics
MCF5275 Integrated Microprocessor Family Hardware Specification, Rev. 4
Freescale Semiconductor
29
8.8
DDR SDRAM AC Timing Characteristics
The DDR SDRAM controller uses SSTL2 and I/O drivers. Class I or Class II drive strength is available
and is user programmable. DDR Clock timing specifications are given in Table 14 and Figure 11.
Figure 11. DDR Clock Timing Diagram
When using the DDR SDRAM controller the timing numbers in Table 15 must be followed to properly
latch or drive data onto the memory bus. All timing numbers are relative to the two DQS byte lanes.
Table 14. DDR Clock Timing Specifications1
1 SD V
DD is nominally 2.5V.
Symbol
Characteristic
Min
Max
Unit
VMP
Clock output mid-point voltage
1.05
1.45
V
VOUT
Clock output voltage level
-0.3
SDVDD + 0.3
V
VID
Clock output differential voltage (peak to peak swing)
0.7
SDVDD + 0.6
V
VIX
Clock crossing point voltage
1.05
1.45
V
Table 15. DDR Timing
NUM
Characteristic1
Symbol
Min
Max
Unit
Frequency of operation2
TBD
83
MHz
DD1
Clock Period (DDR_CLKOUT)
tCK
12
TBD
ns
DD2
Pulse Width High3
tCKH
0.45
0.55
tCK
DD3
Pulse Width Low3
tCKl
0.45
0.55
tCK
DD4
DDR_CLKOUT high to DDR address, SD_CKE,
SD_CS[1:0], SD_SCAS, SD_SRAS, SD_WE valid
tCMV
—
0.5 x tCK + 1
ns
DD5
DDR_CLKOUT high to DDR address, SD_CKE, SD_CS,
SD_SCAS, SD_SRAS, SD_WE invalid
tCMH
2—
ns
DD6
Write command to first SD_DQS Latching Transition
tDQSS
—1.25
tCK
DD7
SD_DQS high to Data and DM valid (write) - setup4,5
tQS
1.5
—
ns
DD8
SD_DQS high to Data and DM invalid (write) - hold4
tQH
1—
ns
DD9
SD_DQS high to Data valid (read) - setup6
tIS
—1
ns
DD10
SD_DQS high to Data invalid (read) - hold7
tIH
0.25 x tCK + 1
—
ns
DD11
SD_DQS falling edge to CLKOUT high - setup
tDSS
0.5
—
ns
DD12
SD_DQS falling edge to CLKOUT high - hold
tDSH
0.5
—
ns
SDCLK
VIX
VMP
VIX
VID
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