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参数资料
| 型号： | MCF53017CMJ240J |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROPROCESSOR, PBGA256 |
| 封装： | 17 X 17 MM, ROHS COMPLIANT, PLASTIC, MAPBGA-256 |
| 文件页数： | 31/62页 |
| 文件大小： | 2365K |
| 代理商： | MCF53017CMJ240J |
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Preliminary Electrical Characteristics
MCF5301x Data Sheet, Rev. 5
Preliminary—Subject to Change Without Notice
Freescale Semiconductor
37
5.13
Fast Ethernet AC Timing Specifications
The following timing specs are defined at the chip I/O pin and must be translated appropriately to arrive at timing
specs/constraints for the physical interface.
5.13.1
Receive Signal Timing Specifications
The following timing specs meet the requirements for both MII and 7-Wire style interfaces for a range of transceiver devices.
Figure 23. MII Receive Signal Timing Diagram
5.13.2
Transmit Signal Timing Specifications
Table 21. Receive Signal Timing
Num
Characteristic
MII Mode
RMII Mode
Unit
Min
Max
Min
Max
E1
RXD[n:0], RXDV, RXER to RXCLK setup1
1 In MII mode, n = 3; In RMII mode, n = 1
5—4—
ns
E2
RXCLK to RXD[n:0], RXDV, RXER hold1
5—2—
ns
E3
RXCLK pulse width high
35%
65%
35%
65%
RXCLK period
E4
RXCLK pulse width low
35%
65%
35%
65%
RXCLK period
Table 22. Transmit Signal Timing
Num
Characteristic
MII Mode
RMII Mode
Unit
Min
Max
Min
Max
E5
TXCLK to TXD[n:0], TXEN, TXER invalid1
1 In MII mode, n = 3; In RMII mode, n = 1
5—5—
ns
E6
TXCLK to TXD[n:0], TXEN, TXER valid1
—
25
—
10
ns
E7
TXCLK pulse width high
35%
65%
35%
65%
tTXCLK
E8
TXCLK pulse width low
35%
65%
35%
65%
tTXCLK
Valid Data
RXCLK (Input)
RXD[n:0]
RXDV,
RXER
E3
E4
E1
E2
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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