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参数资料
| 型号： | MCIMX513DJM8C |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA529 |
| 封装： | 19 X 19 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-529 |
| 文件页数： | 175/198页 |
| 文件大小： | 3041K |
| 代理商： | MCIMX513DJM8C |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页当前第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页
i.MX51 Applications Processors for Consumer and Industrial Products, Rev. 4
78
Freescale Semiconductor
Electrical Characteristics
4.7.4.3
MII Async Inputs Signal Timing (FEC_CRS and FEC_COL)
input timings listed in Table 72.
.
Figure 44. MII Async Inputs Timing Diagram
4.7.4.4
MII Serial Management Channel Timing (FEC_MDIO and FEC_MDC)
timings listed in Table 73. The MDC frequency should be equal to or less than 2.5 MHz to be compliant
with the IEEE 802.3 MII specification. However the FEC can function correctly with a maximum MDC
frequency of 15 MHz.
Table 72. MII Async Inputs Signal Timing
Num
Characteristic
Min
Max
Unit
M91
1 FEC_COL has the same timing in 10 Mbit 7-wire interface mode.
FEC_CRS to FEC_COL minimum pulse width
1.5
—
FEC_TX_CLK period
Table 73. MII Transmit Signal Timing
ID
Characteristic
Min
Max
Unit
M10
FEC_MDC falling edge to FEC_MDIO output invalid (minimum propagation delay)
0
—
ns
M11
FEC_MDC falling edge to FEC_MDIO output valid (max propagation delay)
—
5
ns
M12
FEC_MDIO (input) to FEC_MDC rising edge setup
18
—
ns
M13
FEC_MDIO (input) to FEC_MDC rising edge hold
0
—
ns
M14
FEC_MDC pulse width high
40% 60% FEC_MDC period
M15
FEC_MDC pulse width low
40% 60% FEC_MDC period
FEC_CRS, FEC_COL
M9
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