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参数资料
| 型号： | MM908E622ACDWB |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 7/63页 |
| 文件大小： | 0K |
| 描述： | IC QUAD HALF BRDG TRPL SW 54SOIC |
| 标准包装： | 26 |
| 应用： | 自动镜像控制 |
| 核心处理器： | HC08 |
| 程序存储器类型： | 闪存（16 kB） |
| 控制器系列： | 908E |
| RAM 容量： | 512 x 8 |
| 接口： | SCI，SPI |
| 输入/输出数： | 12 |
| 电源电压： | 9 V ~ 16 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 54-BSSOP（0.295"，7.50mm 宽）裸露焊盘 |
| 包装： | 管件 |
| 供应商设备封装： | 54-SOICW-EP |
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Analog Integrated Circuit Device Data
Freescale Semiconductor
15
908E622
ELECTRICAL CHARACTERISTICS
DYNAMIC ELECTRICAL CHARACTERISTICS
DYNAMIC ELECTRICAL CHARACTERISTICS
Table 4. Dynamic Electrical Characteristics
All characteristics are for the analog chip only. Please refer to the 68HC908EY16 datasheet for characteristics of the
microcontroller chip. Characteristics noted under conditions 9.0 V ≤ VSUP ≤ 16 V, -40 °C ≤ TJ ≤ 125 °C, unless otherwise noted.
Typical values noted reflect the approximate parameter mean at TA = 25 °C under nominal conditions, unless otherwise noted.
Characteristic
Symbol
Min
Typ
Max
Unit
LIN PHYSICAL LAYER
Driver Characteristics for Normal Slew Rate(26), (27)
Dominant Propagation Delay TXD to LIN
tDOM-MIN
——
50
μs
Dominant Propagation Delay TXD to LIN
tDOM-MAX
——
50
μs
Recessive Propagation Delay TXD to LIN
tREC-MIN
——
50
μs
Recessive Propagation Delay TXD to LIN
tREC-MAX
——
50
μs
Duty Cycle 1: D1 = tBUS_REC(MIN) / (2 x tBIT), tBIT = 50 μs, VSUP = 7.0 V…18 V
D1
0.396
–
Duty Cycle 2: D2 = tBUS_REC(MAX) / (2 x tBIT), tBIT = 50 μs, VSUP = 7.6 V…18 V
D2
–
0.581
Dominant Propagation Delay TXD to LIN
tDOM-MIN
—
100
μs
Dominant Propagation Delay TXD to LIN
tDOM-MAX
—
100
μs
Recessive Propagation Delay TXD to LIN
tREC-MIN
—
100
μs
Recessive Propagation Delay TXD to LIN
tREC-MAX
—
100
μs
Duty Cycle 3: D3 = tBUS_REC(MIN) / (2 x tBIT), tBIT = 96 μs, VSUP = 7.0 V…18 V
D3
0.417
–
Duty Cycle4: D4 = tBUS_REC(MAX) / (2 x tBIT), tBIT = 96 μs, VSUP = 7.6 V…18 V
D4
–
0.590
Driver Characteristics for Fast Slew Rate
LIN High Slew Rate (Programming Mode)
SRFAST
—20
—
V/
μs
Receiver Characteristics and Wake-up Timings
Receiver Dominant Propagation Delay(29)
tRL
—3.5
6.0
μs
Receiver Recessive Propagation Delay(29)
tRH
—3.5
6.0
μs
Receiver Propagation Delay Symmetry
tR-SYM
-2.0
—
2.0
μs
Bus Wake-up Deglitcher
tPROPWL
30
50
150
μs
Bus Wake-up Event Reported (30)
tWAKE
—20
—
μs
Notes
26.
VSUP from 7.0 to 18 V, bus load R0 and C0 1.0 nF/1.0 kΩ, 6.8 nF/660 Ω, 10 nF/500 Ω. Measurement thresholds: 50% of TXD signal
to LIN signal threshold defined at each parameter.
27.
28.
29.
Measured between LIN signal threshold VIL or VIH and 50% of RXD signal.
30.
tWAKE is typically 2 internal clock cycles after LIN rising edge detected. See Figure 9 and Figure 8, page 18. In Sleep mode, the VDD
rise time is strongly dependent upon the decoupling capacitor at the VDD pin.
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参数描述 |
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