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参数资料
| 型号： | MPC5554MZP80 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 39/58页 |
| 文件大小： | 0K |
| 描述： | IC MCU 32BIT 2MB FLASH 416PBGA |
| 标准包装： | 40 |
| 系列： | MPC55xx Qorivva |
| 核心处理器： | e200z6 |
| 芯体尺寸： | 32-位 |
| 速度： | 82MHz |
| 连通性： | CAN，EBI/EMI，SCI，SPI |
| 外围设备： | DMA，POR，PWM，WDT |
| 输入/输出数： | 256 |
| 程序存储器容量： | 2MB（2M x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 64K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.35 V ~ 1.65 V |
| 数据转换器： | A/D 40x12b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 416-BBGA |
| 包装： | 托盘 |
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MPC5554 Microcontroller Data Sheet, Rev. 4
Electrical Characteristics
Freescale Semiconductor
44
3.13.9
eQADC SSI Timing
Figure 27. EQADC SSI Timing
Table 27. EQADC SSI Timing Characteristics
Spec
Rating
Symbol
Minimum
Typical
Maximum
Unit
2
FCK period (tFCK = 1 fFCK)
1, 2
1 SS timing specified at V
DDEH = 3.0–5.25 V, TA = TL to TH, and CL = 25 pF with SRC = 0b11. Maximum operating frequency
varies depending on track delays, master pad delays, and slave pad delays.
2 FCK duty cycle is not 50% when it is generated through the division of the system clock by an odd number.
tFCK
2—
17
tSYS_CLK
3
Clock (FCK) high time
tFCKHT
tSYS_CLK 6.5
—
9
(t
SYS_CLK 6.5)
ns
4
Clock (FCK) low time
tFCKLT
tSYS_CLK 6.5
—
8
(t
SYS_CLK 6.5)
ns
5
SDS lead / lag time
tSDS_LL
–7.5
—
+7.5
ns
6
SDO lead / lag time
tSDO_LL
–7.5
—
+7.5
ns
7
EQADC data setup time (inputs)
tEQ_SU
22
—
ns
8
EQADC data hold time (inputs)
tEQ_HO
1—
—
ns
1st (MSB)
2nd
25th
26th
1st (MSB) 2nd
25th
26th
8
7
5
6
4
5
4
2
3
FCK
SDS
SDO
External device data sample at
SDI
EQADC data sample at
FCK falling-edge
FCK rising-edge
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