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参数资料
| 型号： | MPC8377EVRAGDA |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 266 MHz, MICROPROCESSOR, PBGA689 |
| 封装： | 31 X 31 MM, 2.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-689 |
| 文件页数： | 71/124页 |
| 文件大小： | 1462K |
| 代理商： | MPC8377EVRAGDA |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页当前第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页
MPC8377E PowerQUICC II Pro Processor Hardware Specifications, Rev. 2
50
Freescale Semiconductor
JTAG
11.3.2.1
High-Speed Read Meeting Setup (Maximum Delay)
The following equations show how to calculate the allowed combined propagation delay range of the
SD_CLK and SD_DAT/CMD signals on the PCB.
tCLK_DELAY + tDATA_DELAY + tODLY + tSHSIVKH < 1.5 × tSHSCK
tCLK_DELAY + tDATA_DELAY < 1.5 × tSHSCK – tODLY – tSHSIVKH
This means that Data + Clock delay can be up to 11 ns for a 20 ns clock cycle:
tCLK_DELAY + tDATA_DELAY < 30 – 14 – 5
tCLK_DELAY + tDATA_DELAY < 11
11.3.2.2
High-Speed Read Meeting Hold (Minimum Delay)
The following equations show how to calculate the allowed combined propagation delay range of the
SD_CLK and SD_DAT/CMD signals on the PCB.
0.5
× t
SHSCK < tCLK_DELAY + tDATA_DELAY + tOH – tSHSIXKH + tINT_CLK_DLY
0.5
× tSHSCK – tOH + tSHSIXKH – tINT_CLK_DLY < tCLK_DELAY + tDATA_DELAY
This means that Data + Clock delay must be greater than ~6 ns for a 20 ns clock cycle:
10 – 2.5 + (-1.5) < tCLK_DELAY + tDATA_DELAY
6 < tCLK_DELAY + tDATA_DELAY
11.3.2.3
High-Speed Read Combined Formula
The following equation is the combined formula to calculate the propagation delay range of the SD_CLK
and SD_DAT/CMD signals on the PCB.
0.5
× tSHSCK – tOH + tSHSIXKH < tCLK_DELAY + tDATA_DELAY < 1.5 × tSHSCK – tODLY – tSHSIVKH
12 JTAG
This section describes the DC and AC electrical specifications for the IEEE 1149.1 (JTAG) interface of
the MPC8377E.
12.1
JTAG DC Electrical Characteristics
Table 43 provides the DC electrical characteristics for the IEEE 1149.1 (JTAG) interface of the
MPC8377E.
Table 43. JTAG interface DC Electrical Characteristics
Parameter
Symbol
Condition
Min
Max
Unit
Input high voltage
VIH
—2.5
OVDD +0.3
V
Input low voltage
VIL
—–0.3
0.8
V
Input current
IIN
——
±30
μA
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