参数资料
型号: MPC961CAC
厂商: IDT, Integrated Device Technology Inc
文件页数: 6/11页
文件大小: 0K
描述: IC BUFFER ZD 1:18 PLL 32-LQFP
标准包装: 250
类型: 零延迟缓冲器
PLL:
输入: LVCMOS
输出: LVCMOS
电路数: 1
比率 - 输入:输出: 1:17
差分 - 输入:输出: 无/无
频率 - 最大: 200MHz
除法器/乘法器: 无/无
电源电压: 2.375 V ~ 3.465 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 32-LQFP
供应商设备封装: 32-TQFP(7x7)
包装: 托盘
MPC961C Data Sheet
LOW VOLTAGE ZERO DELAY BUFFER
MPC961C REVISION 5 AUGUST 17, 2009
4
2009 Integrated Device Technology, Inc.
Table 6. DC Characteristics (VCC = 2.5 V ± 5%, TA = –40° to 85°C)
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
VIH
Input HIGH Voltage
1.7
VCC + 0.3
V
LVCMOS
VIL
Input LOW Voltage
–0.3
0.7
V
LVCMOS
VOH
Output HIGH Voltage
1.8
V
IOH = –15 mA(1)
1. The MPC961C is capable of driving 50
transmission lines on the incident edge. Each output drives one 50 parallel terminated
transmission line to a termination voltage of VTT. Alternatively, the device drives up two 50 series terminated transmission lines.
VOL
Output LOW Voltage
0.6
V
IOL = 15 mA(1)
ZOUT
Output Impedance
18
26
IIN
Input Current
±120
A
CIN
Input Capacitance
4.0
pF
CPD
Power Dissipation Capacitance
8.0
10
pF
Per Output
ICCA
Maximum PLL Supply Current
2.0
5.0
mA
VCCA Pin
ICC
Maximum Quiescent Supply Current
mA
All VCC Pins
VTT
Output Termination Voltage
VCC ÷ 2
V
Table 7. AC Characteristics (VCC = 2.5 V ± 5%, TA = –40° to 85°C)(1)
1. AC characteristics apply for parallel output termination of 50
to VTT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
fREF
Input Frequency
F_RANGE = 0
F_RANGE = 1
100
50
200
100
MHz
fMAX
Maximum Output Frequency
F_RANGE = 0
F_RANGE = 1
100
50
200
100
MHz
fREFDC
Reference Input Duty Cycle
25
75
%
tr, tf
TCLK Input Rise/Fall Time
3.0
ns
0.7 to 1.7 V
t()
Propagation Delay
CCLK to FB_IN
(static phase offset)
–80
120
ps
PLL locked
tsk(O)
Output-to-Output Skew(2)
2. See APPLICATIONS INFORMATION for part-to-part skew calculation.
90
150
ps
DCO
Output Duty Cycle
F_RANGE = 0
F_RANGE = 1
40
45
50
60
55
%
tr, tf
Output Rise/Fall Time
0.1
1.0
ns
0.6 to 1.8 V
tPLZ,HZ
Output Disable Time
10
ns
tPZL,LZ
Output Enable Time
10
ns
tJIT(CC)
Cycle-to-Cycle Jitter
RMS (1
σ)(3)
3. See APPLICATIONS INFORMATION for calculation for other confidence factors than 1
σ.
15
ps
tJIT(PER)
Period Jitter
RMS (1
σ)
7.0
10
ps
tJIT()
I/O Phase Jitter
RMS (1
σ)
15
ns
tlock
Maximum PLL Lock Time
10
ms
fREF
Input Frequency
F_RANGE = 0
F_RANGE = 1
100
50
200
100
MHz
fMAX
Maximum Output Frequency
F_RANGE = 0
F_RANGE = 1
100
50
200
100
MHz
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PDF描述
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