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参数资料
| 型号： | MPC9773AE |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/21页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 1:12 3.3V 52-LQFP |
| 标准包装： | 160 |
| 类型： | PLL 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS，LVPECL |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:12 |
| 差分 - 输入:输出： | 是/无 |
| 频率 - 最大： | 242.5MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 52-LQFP |
| 供应商设备封装： | 52-TQFP（10x10） |
| 包装： | 托盘 |
MPC9773 REVISION 6 JANUARY 31, 2013
16
2013 Integrated Device Technology, Inc.
MPC9773 Data Sheet
3.3 V 1:12 LVCMOS PLL CLOCK GENERATOR
Figure 17. Output-to-Output Skew tSK(O)
Figure 18. Propagation Delay (t(), Static Phase
Offset) Test Reference
Figure 19. Output Duty Cycle (DC)
The pin-to-pin skew is defined as the worst case difference in propagation
delay between any similar delay path within a single device
The time from the PLL controlled edge to the non controlled edge,
divided by the time between PLL controlled edges, expressed as
a percentage
VCC
VCC2
GND
VCC
VCC2
GND
tSK(O)
VCC
VCC2
GND
tP
T0
DC = tP/T0 x 100%
VCC
VCC2
GND
VCC
VCC2
GND
t()
CCLKx
FB_IN
TJIT() = |T0-T1mean|
CCLKx
FB_IN
The deviation in t0 for a controlled edge with respect to a t0 mean in a random
sample of cycles
Figure 20. I/O Jitter
TN
TJIT(CC) = |TN–TN+1|
TN+1
TJIT(PER) = |TN–1/f0|
T0
Figure 21. Cycle-to-Cycle Jitter
Figure 22. Period Jitter
The variation in cycle time of a signal between adjacent cycles, over a random
sample of adjacent cycle pairs
The deviation in cycle time of a signal with respect to the ideal period over a
random sample of cycles
tF
tR
VCC = 3.3 V
2.4
0.55
Figure 23. Output Transition Time Test Reference
相关PDF资料 |
PDF描述 |
|---|---|
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| MPC9855VM | IC PLL CLOCK GENERATOR 100MAPBGA |
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| MSTM-S3-TR-19.44M | IC MOD TIMING 19.440MHZ STRAT 3 |
| MT5656RJ-92.R2 | MODEM SERIAL DATA V.92 5V |
相关代理商/技术参数 |
参数描述 |
|---|---|
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