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参数资料
| 型号： | MSC8101VT1500F |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 45/104页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 250MHZ 332-FCPBGA |
| 标准包装： | 90 |
| 系列： | StarCore |
| 类型： | SC140 内核 |
| 接口： | 通信处理器模块（CPM） |
| 时钟速率： | 300MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 512kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.60V |
| 工作温度： | -40°C ~ 75°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 332-BFBGA，FCPBGA |
| 供应商设备封装： | 332-FCBGA（17x17） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页当前第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页
Clock Configuration
MSC8101 Technical Data, Rev. 19
Freescale Semiconductor
2-5
2.5.2.1 System Clock Control Register
SCCR is memory-mapped into the SIU register map of the MSC8101.
2.5.2.2 System Clock Mode Register
SCMR is a read-only register that is updated during power-on reset (PORESET) and provides the mode control
signals to the PLLs, DLL, and clock logic. This register reflects the currently defined configuration settings. For
details of the available setting options, see AN2306/D.
Bit
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
—
Type
Reserved
Reset
—
Bit
1617
1819
2021
2223
2425
262728293031
—
CLKODIS
—DFBRG
Type
Reserved
R/W
Reserved
R/W
Reset
—
0
—
0
1
Figure 2-2.
System Clock Control Register (SCCR)—0x10C80
Table 2-7.
SCCR Bit Descriptions
Name
Bit No.
Defaults
Description
Settings
PORESET
Hard Reset
—
0–26
—
Reserved. Write to 0 fro future compatibility.
CLKODIS
27
0
Unaffected
CLKOUT Disable
Disables the CLKOUT signal. The value of
CLKOUT when disabled is indeterminate (can be 1
or 0).
0
CLKOUT enabled (default)
1
CLKOUT disabled
—
28–29
—
Reserved. Write to 0 fro future compatibility.
DFBRG
30–31
01
Unaffected
Division Factor for the BRG Clock Defines the
BRGCLK frequency. Changing this value does not
result in a loss of lock condition.
00
Divide by 4
01
Divide by 16 (default value)
10
Divide by 64
11
Divide by 256
Bit
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
COREPDF
COREMF
BUSDF
CPMDF
Type
R
Reset
—
Bit
1617
1819
2021
2223
2425
262728293031
SPLLPDF
SPLLMF
—
DLLDIS
—
COREDF
Type
R
Reset
—
Figure 2-3.
System Clock Mode Register (SCMR)—0x10C88
相关PDF资料 |
PDF描述 |
|---|---|
| MSC8103M1200F | DSP 16BIT 300MHZ CPM 332-FCPBGA |
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| MSC8113TVT4800V | DSP TRI-CORE 431-FCPBGA |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| MSC81020 | 制造商:STMICROELECTRONICS 制造商全称:STMicroelectronics 功能描述:RF & MICROWAVE TRANSISTORS GENERAL PURPOSE AMPLIFIER APPLICATIONS |
| MSC8102M4000 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Quad Core 16-Bit Digital Signal Processor |
| MSC8102M4400 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Quad Core 16-Bit Digital Signal Processor |
| MSC8102RM | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Quad Core 16-Bit Digital Signal Processor |
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