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参数资料
| 型号： | MSC8101VT1500F |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 58/104页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 250MHZ 332-FCPBGA |
| 标准包装： | 90 |
| 系列： | StarCore |
| 类型： | SC140 内核 |
| 接口： | 通信处理器模块（CPM） |
| 时钟速率： | 300MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 512kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.60V |
| 工作温度： | -40°C ~ 75°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 332-BFBGA，FCPBGA |
| 供应商设备封装： | 332-FCBGA（17x17） |
| 包装： | 托盘 |
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AC Timings
MSC8101 Technical Data, Rev. 19
Freescale Semiconductor
2-17
2.6.5.2 DMA Data Transfers
Table 2-18 describes the DMA signal timing.
The DREQ
signal is synchronized with the falling edge of DLLIN. DONE timing is relative to the rising edge of DLLIN.
To achieve fast response, a synchronized peripheral should assert DREQ according to the timings in Table 2-18.
Figure 2-11 shows synchronous peripheral interaction.
Table 2-18.
DMA Signals
Number
Characteristic
Minimum
Maximum
Units
72
DREQ set-up time before DLLIN falling edge
6
—
ns
73
DREQ hold time after DLLIN falling edge
0.5
—
ns
74
DONE set-up time before DLLIN rising edge
9
—
ns
75
DONE hold time after DLLIN rising edge
0.5
—
ns
76
DACK/DRACK/DONE delay after DLLIN rising edge
0.5
9
ns
Figure 2-11.
DMA Signals
DLLIN
DREQ
DONE Input
DACK/DONE/DRACK Outputs
73
72
74
75
76
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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