参数资料
型号: OR3L165B8PS432-DB
厂商: LATTICE SEMICONDUCTOR CORP
元件分类: FPGA
英文描述: FPGA, 1024 CLBS, 120000 GATES, 333 MHz, PBGA432
封装: EBGA-432
文件页数: 43/77页
文件大小: 873K
代理商: OR3L165B8PS432-DB
48
PD78052, 78053, 78054, 78055, 78056, 78058
Data Sheet U12327EJ5V0DS00
(b) Except when MCS = 1, PCC2 to PCC0 = 000B (TA = –40 to +85
°C, VDD = 2.0 to 6.0 V)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
Delay time from RD
↑ to ASTB↑ at
tRDAST
tCY – 10
tCY + 20
ns
external fetch
Address hold time from RD
↑ at
tRDADH
tCY – 50
tCY + 50
ns
external fetch
Write data output time from RD
tRDWD
VDD = 2.7 to 6.0 V
0.4tCY – 20
ns
0.37tCY – 40
ns
Write data output time from WR
tWRWD
VDD = 2.7 to 6.0 V
0
60
ns
0
120
ns
Address hold time from WR
tWRADH
VDD = 2.7 to 6.0 V
tCY
tCY + 60
ns
tCY
tCY + 120
ns
Delay time from WAIT
↑ to RD↑
tWTRD
VDD = 2.7 to 6.0 V
0.6tCY + 180
2.6tCY + 180
ns
0.63tCY + 350
2.63tCY + 350
ns
Delay time from WAIT
↑ to WR↑
tWTWR
VDD = 2.7 to 6.0 V
0.6tCY + 120
2.6tCY + 120
ns
0.63tCY + 240
2.63tCY + 240
ns
Remarks 1. MCS: Bit 0 of the oscillation mode selection register (OSMS)
2. PCC2 to PCC0: Bits 2 to 0 of the processor clock control register (PCC)
3. tCY = TCY/4
4. n indicates the number of waits.
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