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参数资料
| 型号： | PLL2128X |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PLL FREQUENCY SYNTHESIZER, 40 MHz |
| 文件页数： | 11/13页 |
| 文件大小： | 76K |
| 代理商： | PLL2128X |
20MHZ ~ 100MHZ FSPLL
PLL2128X (PRELIMINARY)
7
CORE EVALUATION GUIDE
1. The FOUT and FILTER pins must be bypassed for external test.
2. You can generate various output frequencies by changing M/P/S setting. There are two methods of controlling
divider values.
—
Method 1: 16-bit register can be used for easy control of divider values.
—
Method 2: P, M and S pins are bypassed to the external port, and you can control each port directly.
It is undesirable to connect P[5:0], M[7:0] and S[1:0] to the internal power or ground directly because of ESD
issue.
pll2128x
AVDD15D:
P
AVSS15D:
G
VABB:
G
FILTER
VABB:
G
AVSS15A:
G
AVDD15A:
P
Fin
P5
P4
P3
P2
P1
P0
M0
M1
M2
M3
M4
M5
PWRDN
M6
M7
S0
S1
Fout
S[1:0]
PWRDN
M[7:0]
P[5:0]
Fin
GND
AVDD15A
AVSS15A
VABB
FILTER
LF = 1nF
1.5V
AVSS15D
AVDD15D
VABB
NOTE:
:
10uF electrolytic capacitor
Unless otherwise specified
: 0.1uF ceramic capacitor
Unless otherwise specified
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PDF描述 |
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