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参数资料
型号： PM4318
厂商： PMC-Sierra, Inc.
英文描述： OCTAL E1/T1/J1 LINE INTERFACE DEVICE
中文描述： 八进制E1/T1/J1线接口设备
文件页数： 23/244页
文件大小： 2233K
代理商： PM4318
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PRELIMINARY
PM4318 OCTLIU
DATASHEET
PMC- 2001578
ISSUE 3
OCTAL E1/T1/J1 LINE INTERFACE DEVICE
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
14
Pin Name
Type
Pin
No.
Function
RCLK[1]/EDATA[1]
RCLK[2]/EDATA[2]
RCLK[3]/EDATA[3]
RCLK[4]/EDATA[4]
RCLK[5]/EDATA[5]
RCLK[6]/EDATA[6]
RCLK[7]/EDATA[7]
RCLK[8]/EDATA[8]
Output
AA19
AA18
Y16
AA15
AB6
W7
W6
AB2
Recovered Clock Output (RCLK[8:1]). RCLK[8:1] is the clock
recovered from the RXTIP[8:1] and RXRING[8:1] input signals.
RCLK[8:1] share the same pins as the EDATA[8:1] outputs.
RCLK[8:1] are selected when SBI2CLK is tied low.
RDP[1]/DDATA[0]
RDP[2]/DDATA[1]
RDP[3]/DDATA[2]
RDP[4]/DDATA[3]
RDP[5]/DDATA[4]
RDP[6]/DDATA[5]
RDP[7]/DDATA[6]
RDP[8]/DDATA[7]
Output
AB19
Y17
AB16
AB15
W8
AA5
Y5
W5
Receive Digital Positive Data (RDP[8:1]). When in single rail
mode, RDP[8:1] output NRZ sampled DS-1 or E1 data which has
been decoded by AMI, B8ZS, or HDB3 line code rules. When in
dual rail mode, RDP[8:1] output NRZ sampled bipolar positive
pulses.
RDP[8:1] can be updated on either the falling or rising RCLK[8:1]
edge.
RDP[8:1] share the same pins as the DDATA[7:0] outputs.
RDP[8:1] are selected when SBI_EN and SBI2CLK are both tied
low.
RDN/RLCV[1]/IFP_OUT
RDN/RLCV[2]/EFP
RDN/RLCV[3]/C1FPOUT
RDN/RLCV[4]/DDP
RDN/RLCV[5]/DPL
RDN/RLCV[6]/DV5
RDN/RLCV[7]/ECLK
RDN/RLCV[8]/DACTIVE
Output
AB18
AB17
W15
Y14
Y8
AB5
AA4
Y4
Receive Digital Negative Data/Line Code Violation Indication
(RDN/RLCV[8:1]). When in dual rail mode, RDN/RLCV[8:1]
output NRZ sampled bipolar negative pulses. When in single rail
mode, RDN/RLCV[8:1] output a NRZ pulse whenever a line code
violation or excess zeros condition is detected.
RDN/RLCV[8:1] can be updated on either the falling or rising
RCLK[8:1] edge.
RDN/RLCV[8:1] share the same pins as the IFP_OUT, EFP,
C1FPOUT, DDP, DPL, DV5, ECLK and DACTIVE outputs.
RDN/RLCV[8:1] are selected when SBI_EN and SBI2CLK are
both tied low.
SBI System Side Interface
REFCLK/TDN[1]
Input
W21
The SBI reference clock signal (REFCLK) provides reference
timing for the SBI ADD and DROP busses.
REFCLK is nominally a 50% duty cycle clock of frequency 19.44
MHz ±50ppm.
REFCLK shares the same pin as the TDN[1] input. REFCLK is
selected when SBI_EN or SBI2CLK is tied high.
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PDF描述
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PM4325 Octal Short Haul T1/E1/J1 Low Latency Transport Line Interface
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PM4328-PI Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
相关代理商/技术参数
参数描述
PM43-180M 功能描述:固定电感器 18 UH 4X4.5X3.2 MM RoHS:否 制造商:AVX 电感:10 uH 容差:20 % 最大直流电流:1 A 最大直流电阻:0.075 Ohms 工作温度范围:- 40 C to + 85 C 自谐振频率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接类型:SMD/SMT 封装 / 箱体:6.6 mm x 4.45 mm
PM43-180M-RC 功能描述:固定电感器 18uH 20% RoHS:否 制造商:AVX 电感:10 uH 容差:20 % 最大直流电流:1 A 最大直流电阻:0.075 Ohms 工作温度范围:- 40 C to + 85 C 自谐振频率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接类型:SMD/SMT 封装 / 箱体:6.6 mm x 4.45 mm
PM4318-BI 制造商:PMC 制造商全称:PMC 功能描述:OCTAL E1/T1/J1 LINE INTERFACE DEVICE
PM4319 制造商:PMC 制造商全称:PMC 功能描述:OCTAL T1/E1/J1 Short Haul Line Interface Device
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