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参数资料
| 型号： | PSD834F2V |
| 英文描述： | Flash PSD, 3.3V Supply, for 8-bit MCUs 2 Mbit + 256 Kbit Dual Flash Memories and 64 Kbit SRAM(2M位+256K位双路闪速存储器和64K位静态RAM,闪速PSD,3.3V电源,用于8位MCU.) |
| 中文描述： | 闪光私营部门，3.3V电源，为8位微控制器2兆256千位双闪存和64千位的SRAM（200万位256K位双路闪速存储器和64K的位静态内存，闪速私营部门，3.3V的电源，用于8位微控制器。） |
| 文件页数： | 9/89页 |
| 文件大小： | 522K |
| 代理商： | PSD834F2V |
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PSD834F2V
In-System Programming (ISP)
Using the JTAG signals on Port C, the entire PSD
device can be programmed or erased without the
use of the MCU. The primary Flash memory can
also be programmed in-system by the MCU exe-
cuting the programming algorithms out of the sec-
ondary
memory, or
SRAM.
The
secondary
memory can be programmed the same way by ex-
ecuting out of the primary Flash memory. The PLD
or other PSD Configuration blocks can be pro-
grammed through the JTAG port or a device pro-
grammer. Table 3 indicates which programming
methods can program different functional blocks
of the PSD.
Table 3. Methods of Programming Different Functional Blocks of the PSD
Power Management Unit (PMU)
The Power Management Unit (PMU) gives the
user controlof the power consumptionon selected
functional blocks based on system requirements.
The PMU includes an Automatic Power-down
(APD) Unit that turns off device functions during
MCU inactivity. The APD Unit has a Power-down
mode that helps reduce power consumption.
The PSD alsohas some bits that are configured at
run-time by the MCU to reduce power consump-
tion of the CPLD. The Turbo bit in PMMR0 can be
reset to 0 and the CPLD latches its outputs and
goes to sleep until the next transition on itsinputs.
Additionally, bits in PMMR2 can be set by the
MCU to block signals from entering the CPLD to
reduce power consumption. Please see the sec-
tion entitled “Power Management” on page 55 for
more details.
Functional Block
JTAG Programming
Device Programmer
IAP
Primary Flash Memory
Yes
Yes
Yes
Secondary Flash Memory
Yes
Yes
Yes
PLD Array (DPLD and CPLD)
Yes
Yes
No
PSD Configuration
Yes
Yes
No
相关PDF资料 |
PDF描述 |
|---|---|
| PSD834F2 | Flash In-System Programmable (ISP) Peripherals For 8-bit MCUs(用于8位MCUs的闪速ISP外围) |
| PSD835G2 | Configurable Memory System on a Chip for 8-Bit Microcontrollers(8位微控制器片上存储器可编程外设) |
| PSD835G2 | 100V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a TO-254AA Tabless package; Similar to IRHMJ57160 with optional Total Dose Rating of 1000kRads |
| PSD835G2V | 150V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a SMD-2 package. Also available with 300 kRads Total Dose Rating.; Similar to IRHNA67164 with optional Total Dose Rating of 300 kRads. |
| PSD835G2-B-12B81 | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PSD834F2V-15J | 功能描述:CPLD - 复杂可编程逻辑器件 3.0V 2M 150ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| PSD834F2V-15M | 功能描述:CPLD - 复杂可编程逻辑器件 3.0V 2M 150ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| PSD834F2V-20JI | 功能描述:CPLD - 复杂可编程逻辑器件 3.0V 2M 200ns RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| PSD834F2V-20MI | 功能描述:SPLD - 简单可编程逻辑器件 3.0V 2M 200ns RoHS:否 制造商:Texas Instruments 逻辑系列:TICPAL22V10Z 大电池数量:10 最大工作频率:66 MHz 延迟时间:25 ns 工作电源电压:4.75 V to 5.25 V 电源电流:100 uA 最大工作温度:+ 75 C 最小工作温度:0 C 安装风格:Through Hole 封装 / 箱体:DIP-24 |
| PSD835G2-70U | 功能描述:静态随机存取存储器 5.0V 4M 70ns RoHS:否 制造商:Cypress Semiconductor 存储容量:16 Mbit 组织:1 M x 16 访问时间:55 ns 电源电压-最大:3.6 V 电源电压-最小:2.2 V 最大工作电流:22 uA 最大工作温度:+ 85 C 最小工作温度:- 40 C 安装风格:SMD/SMT 封装 / 箱体:TSOP-48 封装:Tray |
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