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参数资料
| 型号： | QL5064-33BPS484I |
| 厂商： | QUICKLOGIC CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA484 |
| 封装： | PLASTIC, BGA-484 |
| 文件页数： | 18/45页 |
| 文件大小： | 635K |
| 代理商： | QL5064-33BPS484I |
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2006 QuickLogic Corporation
QL5064 QuickPCI Data Sheet Rev. I
25
Table 12: PCI DC Specifications for 5 V Signaling
Symbol
Parameter
Condition
Min.
Max.
Units
Vcc
Supply Voltage
4.75
5.25
V
Vih
Input High Voltage
2.0
Vcc+0.5
V
Vil
Input Low Voltage
-0.5
0.8
V
Iih
Input High Leakage Current
Vin=2.7
70
mA
Iil
Input Low Leakage Current
Vin=0.5
-70
mA
Voh
Output High Voltage
Iout=-2mA
2.4
V
Vol
Output Low Voltage
Iout=3mA, 6mA
0.55
V
Cin
Input Pin Capacitance
10
pF
Cclk
CLK Pin Capacitance
5
12
pF
CIDSEL
IDSEL Pin Capacitance
8
PF
Lpin
Pin Inductance
20
nH
Ioff
PME# input leakage
Vo5.25VVcc off or floating
-
1
mA
Table 13: PCI Timing Parameters
Symbol
Parameter
75 MHz
66 MHz
33 MHz
Units
Min.
Max.
Min.
Max.
Min.
Max.
Tval
CLK to Signal Valid Delay -bused signals
2
5.34
2
6
2
11
ns
Tval (ptp) CLK to Signal Valid Delay - point to point signals
2
5.34
2
6
2
12
ns
Ton
Float to Active Delay
2
-
2
-
2
-
ns
Toff
Active to Float Delay
-
12.45
-
14
-
28
ns
Tsu
Input Setup Time to CLK - bused signals
2.67
-
3
-
7
-
ns
Tsu(ptp) Input Setup Time to CLK - point to point signals
4.45
-
5
-
10, 12
-
ns
Th
Input Hold Time from CLK
0
-
0
-
0
-
ns
Trst
Reset Active Time after power stable
1
-
1
-
1
-
ms
Trst-clk
Reset Active Time after CLK stable
100
-
100
-
100
-
ms
Trst-off
Reset Active to output float delay
-
40
-
40
-
40
ns
trrsu
REQ64# to RST# setup time
10Tcyc
-
10Tcyc
-
10Tcyc
-
ns
trrh
RST# to REQ64# hold time
0
50
0
50
0
50
ns
Trhfa
RST# high to first Configuration access
225
-
225
-
225
-
clocks
Trhff
RST# high to first FRAME# assertion
5
clocks
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PDF描述 |
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