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参数资料
| 型号： | S29CL032J0JFFM020 |
| 厂商： | SPANSION LLC |
| 元件分类： | PROM |
| 英文描述： | 1M X 32 FLASH 3.3V PROM, 54 ns, PBGA80 |
| 封装： | 13 X 11 MM, 1 MM PITCH, LEAD FREE, FORTIFIED, BGA-80 |
| 文件页数： | 54/79页 |
| 文件大小： | 2994K |
| 代理商： | S29CL032J0JFFM020 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页当前第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页
58
S29CD-J & S29CL-J Flash Family
S29CD-J_CL-J_00_B3 March 30, 2009
Da ta
Sh e e t
18.3
Synchronous Operations
Notes
1.
Using the max tAAVS and min tADVCS specs together will result in incorrect data output.
2. Not 100% tested
3. Recommended 50% Duty Cycle
Table 18.3 Burst Mode for 32 Mb and 16 Mb
Parameter
Description
Speed Options
Unit
JEDEC
Std.
75MHz,
0R
66MHz,
0P
56MHz,
0M
40MHz,
0J/1J
tBACC
Burst Access Time Valid Clock to Output Delay
Max
8888
ns
tADVCS
ADV# Setup Time to Rising Edge of CLK
Min
6
ns
tADVCH
ADV# Hold Time from Rising Edge of CLK
Min
1.5
ns
tADVP
ADV# Pulse Width
Min
7.5
8.5
9.5
10.5
ns
tBDH
Valid Data Hold from CLK (Note 2)
16 Mb
Min
2233
ns
32 Mb
Min
0000
ns
tINDS
CLK to Valid IND/WAIT# (Note 2)
Max
8
ns
tINDH
IND/WAIT# Hold from CLK (Note 2)
Min
2233
ns
tIACC
CLK to Valid Data Out, Initial Burst Access
Max
48
54
ns
tCLK
CLK Period
Min
13.3
15.15
17.85
25
ns
Max
60
tCR
CLK Rise Time (Note 2)
Max
3
ns
tCF
CLK Fall Time (Note 2)
Max
3
ns
tCLKH
CLK High Time (Note 3)
Min
6.65
6.8
8.0
11.25
ns
tCLKL
CLK Low Time (Note 3)
Min
6.65
6.8
8.0
11.25
ns
tOE
Output Enable to Output Valid
Max
20
ns
tDF
tOEZ
Output Enable to Output High Z (Note 2)
Min
2233
ns
Max
7.5
10
15
17
tEHQZ
tCEZ
Chip Enable to Output High Z (Note 2)
Max
7.5
10
15
17
ns
tCES
CE# Setup Time to Clock
Min
4456
ns
tAAVS
ADV# Falling Edge to Address Valid (Note 1)
Max
6.5
ns
tAAVH
Address Hold Time from Rising Edge of ADV#
Min
1
CLK
cycle
tRSTZ
RESET# Low to Output High Z (Note 2)
Max
7.5
10
15
17
ns
tWADVH1 ADV# Falling Edge to WE# Falling Edge
Min
0
ns
tWADVH2 ADV# Rising Edge to WE# Rising Edge
Min
10
ns
tWADVS
WE# Rising Edge Setup to ADV# Falling Edge
Min
11.75
ns
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