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参数资料
| 型号： | SCD243110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 4 CHANNEL(S), 134.4K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 17/186页 |
| 文件大小： | 2204K |
| 代理商： | SCD243110QCD |
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Advanced Multi-Protocol Communications Controller — CD2431
Datasheet
113
8.3.1.2
Receive Clock Option Register (RCOR)
This register is used to select the DPLL mode and the desired clock source for the receive bit rate
generator.
Bit 7
Transmit Line Value
This bit reflects the logical value of the transmit data pin. It is a read-only bit; writing
to this bit has no effect.
Bit 6
Reserved – must be ‘0’.
Bit 5
DPLL Enable
1 = DPLL is enabled
0 = DPLL is disabled
Bits 4:3
DPLL mode selects the type of data encoding used.
Bits 2:0
These three bits select the clock source for the receive baud rate generator or DPLL.
Note:
See the description of clock options in Section 5.5.
Register Name: RCOR
Register Description: Receive Clock Option
Default Value: x’00
Access: Byte Read/Write
Intel Hex Address: x’CA
Motorola Hex Address: x’C8
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
TLVal
0
DpllEn
Dpllmd1
Dpllmd0
ClkSel2
ClkSel1
ClkSel0
Dpllmd1
Dpllmd0
Encoding
0
NRZ
0
1
NRZI
1
0
Manchester
11
Reserved
Clksel2
Clksel1
Clksel0
Clock Source
00
0
Clk 0
00
1
Clk 1
01
0
Clk 2
01
1
Clk 3
10
0
Clk 4
1
0
1
Reserved
1
0
External clock
1
Reserved
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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