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参数资料
| 型号： | SCD243110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 4 CHANNEL(S), 134.4K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 6/186页 |
| 文件大小： | 2204K |
| 代理商： | SCD243110QCD |
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Advanced Multi-Protocol Communications Controller — CD2431
Datasheet
103
Bits 4:3
Break Action
These bits determine the action taken after a break condition is received.
Bits 2:0
Parity/Framing Error Actions
These bits determine the action taken when a parity or framing error is received.
Following the generation of a BREAK exception interrupt, a receive exception inter-
rupt is generated with RET bit (RISRl[7]) set, when the end of break is detected. The
RET interrupt must be enabled (IER[5]) to enable this feature.
When ParMrk = 1 and ParInt = 1, each occurrence of FF hex in the datastream is pre-
ceded by FF hex to distinguish it from a parity error sequence.
8.2.8
Channel Option Register 7 (COR7) — Async Mode Only
CR is defined as 0D hex, NL as 0A hex, and NULL as 00 hex.
Bit 7
IStrip
When this bit is set, the most-significant bit of receive characters is stripped, leaving
IgnBrk
NBrkInt
0
Generate an exception interrupt
0
1
Translate to a NULL character
10
Reserved
1
Discard character
ParMrk
INPCK
ParInt
0
Generated an exception interrupt
0
1
Translated to a NULL character
01
0
Ignore error; character passed on as good
data
0
1
Discard error character
1
0
Reserved
10
1
Translate to a sequence of FF NULL and the
error character and pass on as Good Data
1
0
Reserved
1
Reserved
Register Name: COR7
Register Description: Channel Option 7
Default Value: x’00
Access: Byte Read/Write
Intel Hex Address: x’04
Motorola Hex Address: x’07
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
IStrip
LNE
FCErr
0
ONLCR
OCRNL
相关PDF资料 |
PDF描述 |
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参数描述 |
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