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参数资料
| 型号： | SI5317A-C-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 4/46页 |
| 文件大小： | 0K |
| 描述： | IC CLK JITTER CLEANR PROG 36QFN |
| 应用说明： | SI5315/17 Crystal Selection AppNote |
| 特色产品： | Si5317 Jitter Cleaning Clock |
| 标准包装： | 490 |
| 系列： | DSPLL® |
| 类型： | 抖动消除器 |
| PLL： | 带旁路 |
| 输入： | 时钟，晶体 |
| 输出： | CML，CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 710MHz |
| 除法器/乘法器： | 无/无 |
| 电源电压： | 1.71 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 36-VFQFN 裸露焊盘 |
| 供应商设备封装： | 36-QFN（6x6） |
| 包装： | 托盘 |
| 产品目录页面： | 628 (CN2011-ZH PDF) |
| 其它名称： | 336-1923 |
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Si5317
12
Rev. 1.1
LVCMOS Output Pins
Rise/Fall Times
tRF
CLOAD = 20 pf
See Figure 2
—25
—
ns
LOSn Trigger Window
LOSTRIG
From last CKIN
to LOS
—750
s
Time to Clear LOL after LOS Cleared
tCLRLOL
fin unchanged and XA/XB
stable.
LOS to LOL
—10
—
ms
PLL Performance
Lock Time
tLOCKHW
Whenever RST, FRQTBL,
RATE, BWSEL, or FRQSEL
are changed, with valid CKIN
to
LOL; BW = 100 Hz
—
1.2
sec
Closed Loop Jitter Peaking
JPK
—
0.05
0.1
dB
Jitter Tolerance
JTOL
BW determined by
BWSEL[1:0]
5000/
BW
—
ns pk-
pk
Minimum Reset Pulse Width
tRSTMIN
1—
—
s
Spurious Noise
SPSPUR
Max spur @ n x f3
(n > 1, n x f3 < 100 MHz)
—
–93
–70
dBc
Phase Change due to Temperature
Variation
tTEMP
Max phase changes from
–40 to +85 C
—
300
500
ps
Table 5. Performance Specifications1, 2, 3, 4, 5
(VDD = 1.8 ±5%, 2.5 ±10%, or 3.3 V ±10%, TA = –40 to 85 C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Jitter Generation
fIN =fOUT =622.08MHz,
LVPECL output format
BW = 120 Hz
JGEN
50 kHz–80 MHz
—
0.32
0.42
ps rms
12 kHz–20 MHz
—
0.31
0.41
ps rms
800 Hz–80 MHz
—
0.4
0.45
ps rms
Phase Noise
fIN =fOUT = 622.08 MHz
LVPECL output format
CKOPN
1 kHz offset
—
–106
–87
dBc/Hz
10 kHz offset
—
–121
–100
dBc/Hz
100 kHz offset
—
–132
–104
dBc/Hz
1 MHz offset
—
–132
–119
dBc/Hz
Notes:
1. BWSEL [1:0] loop bandwidth settings provided in Table 9 on page 22.
2. 114.285 MHz 3rd OT crystal used as XA/XB input.
3. VDD =2.5 V
4. TA =85°C
5. Test condition: fIN =622.08MHz, fOUT = 622.08 MHz, LVPECL clock input: 1.19 Vppd with 0.5 ns rise/fall time
(20-80%), LVPECL clock output.
Table 4. AC Characteristics (Continued)
(VDD = 1.8 ±5%, 2.5 ±10%, or 3.3 V ±10%, TA = –40 to 85 C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Units
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