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参数资料
| 型号： | SN74V3660-15PEU |
| 厂商： | Texas Instruments, Inc. |
| 英文描述： | 3.3-V CMOS FIRST-IN, FIRST-OUT MEMORIES |
| 中文描述： | 的3.3V的CMOS先入先出存储器 |
| 文件页数： | 44/50页 |
| 文件大小： | 729K |
| 代理商： | SN74V3660-15PEU |
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SN74V3640, SN74V3650, SN74V3660, SN74V3670, SN74V3680, SN74V3690
1024
×
36, 2048
×
36, 4096
×
36, 8192
×
36, 16384
×
36, 32768
×
36
3.3-V CMOS FIRST-IN, FIRST-OUT MEMORIES
SCAS668A
–
NOVEMBER 2001
–
REVISED MARCH 2003
44
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
operating configurations
width-expansion configuration
Word width can be increased by connecting the control signals of multiple devices together. Status flags can
be detected from any one device. The exceptions are the EF and FF functions in standard mode and the IR and
OR functions in FWFT mode. Because of variations in skew between RCLK and WCLK, it is possible for EF/FF
deassertion and IR/OR assertion to vary by one cycle between FIFOs. In standard mode, such problems can
be avoided by creating composite flags, that is, ANDing EF of every FIFO and separately ANDing FF of every
FIFO. In FWFT mode, composite flags can be created by ORing OR of every FIFO and separately ORing IR
of every FIFO.
Figure 23 demonstrates a width expansion using two SN74V3640, SN74V3650, SN74V3660, SN74V3670,
SN74V3680, and SN74V3690 devices. D0
–
D35 from each device form a 72-bit-wide input bus and Q0
–
Q35
from each device form a 72-bit-wide output bus. Any word width can be attained by adding additional
SN74V3640, SN74V3650, SN74V3660, SN74V3670, SN74V3680, and SN74V3690 devices.
(Qm + 1)
–
Qn
Read Clock (RCLK)
Read Enable (REN)
Output Enable (OE)
Write Clock (WCLK)
Retransmit (RT)
Half-Full Flag (HF)
Write Enable (WEN)
Load (LD)
First-Word Fall-Through/Serial Input
(FWFT/SI)
Programmable
Almost-Full Flag (PAF)
Data In
Partial Reset (PRS)
Master Reset (MRS)
m + n
Full Flag/Input Ready 2
(FF/IR)
Full Flag/Input Ready 1
(FF/IR)
Empty Flag/Output Ready 2
(EF/OR)
D0
–
Dm
m
(Dm + 1)
–
Dn
n
Q0
–
Qm
m
n
m + n
Data Out
SN74V3640
SN74V3650
SN74V3660
SN74V3670
SN74V3680
SN74V3690
SN74V3640
SN74V3650
SN74V3660
SN74V3670
SN74V3680
SN74V3690
Programmable
Almost-Empty Flag (PAE)
Empty Flag/Output Ready 1
(EF/OR)
Gate
Gate
NOTES: A. Use an OR gate in FWFT mode and an AND gate in standard mode.
B. Do not connect any output control signals together directly.
C. FIFO 1 and FIFO 2 must be the same depth, but can be different word widths.
(see Note A)
(see Note A)
FIFO 1
FIFO 2
Figure 20. 1024
×
72, 2048
×
72, 4096
×
72, 8192
×
72, 16384
×
72, 32768
×
72
Width-Expansion Block Diagram
P
相关PDF资料 |
PDF描述 |
|---|---|
| SN74V3670-10PEU | 3.3-V CMOS FIRST-IN, FIRST-OUT MEMORIES |
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参数描述 |
|---|---|
| SN74V3660-6PEU | 功能描述:先进先出 4096 x 36 Synch 先进先出 Memory RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| SN74V3660-7PEU | 功能描述:先进先出 4096 x 36 Synch 先进先出 Memory RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| SN74V3670-10PEU | 功能描述:先进先出 8192 x 36 Synch 先进先出 Memory RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| SN74V3670-15PEU | 功能描述:先进先出 8192 x 36 Synch 先进先出 Memory RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| SN74V3670-6PEU | 功能描述:先进先出 8192 x 36 Synch 先进先出 Memory RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
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