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参数资料
| 型号： | SPAKXC16Z1MFV20 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | PLASTIC, SMT-144 |
| 文件页数： | 167/200页 |
| 文件大小： | 1383K |
| 代理商： | SPAKXC16Z1MFV20 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页当前第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页
MC68HC16Z1
MOTOROLA
MC68HC16Z1TS/D
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knowledge cycle is transferred to the external bus, an external device must decode the mask value and
respond with a vector number, then generate bus cycle termination signals. If the device does not re-
spond in time, a spurious interrupt exception is taken.
The periodic interrupt timer (PIT) in the SIM can generate internal interrupt requests of specific priority
at predetermined intervals. By hardware convention, PIT interrupts are serviced before external inter-
rupt service requests of the same priority. Refer to 3.4.4 Periodic Interrupt Timer for more information.
3.7.2 Interrupt Processing Summary
A summary of the interrupt processing sequence follows. When the sequence begins, a valid interrupt
service request has been detected and is pending.
The CPU finishes higher priority exception processing or reaches an instruction boundary.
Processor state is stacked, then the CCR PK extension field is cleared.
The interrupt acknowledge cycle begins:
— FC[2:0] are driven to %111 (CPU space) encoding.
— The address bus is driven as follows. ADDR[23:20] = %1111; ADDR[19:16] = %1111, which
indicates that the cycle is an interrupt acknowledge CPU space cycle; ADDR[15:4] =
%11111111111; ADDR[3:1] = the priority of the interrupt request being acknowledged; and
ADDR0 = %1.
— Request priority is latched into the CCR IP field from the address bus.
Modules or external peripherals that have requested interrupt service decode the priority value in
ADDR[3:1]. If request priority is the same as the priority value in the address, IARB contention
takes place. When there is no contention, the spurious interrupt monitor asserts, and a spurious
interrupt exception is processed.
After arbitration, the interrupt acknowledge cycle can be completed in one of three ways:
— The dominant interrupt source supplies a vector number and signals appropriate to the access.
The CPU16 acquires the vector number.
— The signal is asserted (the signal can be asserted by the dominant interrupt source or the pin
can be tied low), and the CPU16 generates an autovector number corresponding to interrupt
priority.
— The bus monitor asserts and the CPU16 generates the spurious interrupt vector number.
The vector number is converted to a vector address.
The content of the vector address is loaded into the PC, and the processor transfers control to the
exception handler routine.
3.8 Factory Test Block
The test submodule supports scan-based testing of the various MCU modules. It is integrated into the
SIM to support production test.
3.8.1 Test Registers
Test submodule registers are intended for Motorola use. Register names and addresses are provided
to indicate that these addresses are occupied.
SIMTR — System Integration Test Register
$YFFA02
SIMTRE — System Integration Test Register (E Clock)
$YFFA08
TSTMSRA — Master Shift Register A
$YFFA30
TSTMSRB — Master Shift Register B
$YFFA32
TSTSC — Test Module Shift Count
$YFFA34
TSTRC — Test Module Repetition Count
$YFFA36
CREG — Test Submodule Control Register
$YFFA38
DREG — Distributed Register
$YFFA3A
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