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参数资料
| 型号： | SPC5643AF0MLU2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROCONTROLLER, PQFP176 |
| 封装： | 24 X 24 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, LQFP-176 |
| 文件页数： | 22/142页 |
| 文件大小： | 886K |
| 代理商： | SPC5643AF0MLU2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页当前第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页
MPC5644A Microcontroller Data Sheet, Rev. 4
Preliminary—Subject to Change Without Notice
Electrical characteristics
Freescale Semiconductor
118
3.17.7
eMIOS timing
3.17.8
DSPI timing
DSPI channel frequency support for the MPC5644A MCU is shown in Table 44. Timing specifications are in Table 45.
Table 43. eMIOS timing1
1 eMIOS timing specified at f
SYS = 80 MHz, VDD = 1.14 V to 1.32 V, VDDEH = 4.5V to 5.5V, TA = TL to TH, and CL =
50 pF with SRC = 0b00.
#
Symbol
C
Characteristic
Min.
Value
Max.
Value
Unit
1tMIPW
CC
D
eMIOS Input Pulse Width
4
—
tCYC
2tMOPW
CC
D
eMIOS Output Pulse Width
1
—
tCYC
Table 44. DSPI channel frequency support
System Clock
(MHz)
DSPI Use
Mode
Max. Usable
Frequency
(MHz)
Notes
150
LVDS
37.5
Use sysclock /4 divide ratio.
Non-LVDS
18.75
Use sysclock /8 divide ratio.
120
LVDS
40
Use sysclock /3 divide ratio. Gives 33/66 duty cycle. Use DSPI
configuration DBR=0b1 (double baud rate), BR=0b0000 (scaler
value 2) and PBR=0b01 (prescaler value 3).
Non-LVDS
20
Use sysclock /6 divide ratio.
80
LVDS
40
Use sysclock /2 divide ratio.
Non-LVDS
20
Use sysclock /4 divide ratio.
Table 45. DSPI timing1,2
#
Symbol
C
Characteristic
Condition
Min.
Max.
Unit
1tSCK
CC
D
SCK Cycle Time3,4,5
24.4 ns
2.9 ms
—
2tCSC
CC
P
PCS to SCK Delay6
227
—ns
3tASC
CC
P
After SCK Delay8
219
—ns
4tSDC
CC
D
SCK Duty Cycle
(
tSC)–2
(
tSC)+2
ns
5tA
CC
P
Slave Access Time
(SS active to SOUT driven)
—25
ns
6tDIS
CC
D
Slave SOUT Disable Time
(SS inactive to SOUT High-Z or
invalid)
—25
ns
7tPCSC
CC
P
PCSx to PCSS time
410
—ns
8tPASC
CC
P
PCSS to PCSx time
511
—ns
相关PDF资料 |
PDF描述 |
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