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参数资料
| 型号： | SSTUAF32868BHLFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 22/22页 |
| 文件大小： | 0K |
| 描述： | IC REG BUFFER 28BIT DDR2 176BGA |
| 产品变化通告： | Product Discontinuation 09/Dec/2011 |
| 标准包装： | 1,000 |
| 逻辑类型： | 1:1、1:2 可配置寄存缓冲器 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 位数： | 28 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 176-TFBGA |
| 供应商设备封装： | 176-CABGA（6x15） |
| 包装： | 带卷 (TR) |
ICSSSTUAF32868B
28-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
28-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
9
ICSSSTUAF32868B
7102/2
Parity and Standby Function Table
Inputs1
Outputs
RESET
DCS0
DCS1
CLK
Σ of Inputs = H (D1 - D28)
PAR_IN2
QERR3
HL
X
↑↓
Even
L
H
HL
X
↑↓
Odd
L
HL
X
↑↓
Even
H
L
HL
X
↑↓
Odd
H
HX
L
↑↓
Even
L
H
HX
L
↑↓
Odd
L
HX
L
↑↓
Even
H
L
HX
L
↑↓
Odd
H
HH
H
↑↓
XX
QERR0
4
HX
X
↑↓
XX
QERR0
LX or
Floating
X or
Floating
X or
Floating
X or
Floating
X or Floating
H
1
H = HIGH Voltage Level
L = LOW Voltage Level
X = Don’t Care
↑ = LOW to HIGH
↓ = HIGH to LOW
2
PAR_IN arrives one clock cycle after the data to which it applies.
3
This transition assumes QERR is HIGH at the crossing of CLK going HIGH and CLK going LOW. If
QERR is LOW, it stays latched LOW for two clock cycles or until RESET is driven LOW.
4
If DCS0, DCS1, and CSGEN are driven HIGH, the device is placed in low-power mode (LPM). If a parity
error occurs on the clock cycle before the device enters the LPM and the QERR output is driven LOW, it stays
latched LOW for the LPM plus two clock cycles or until RESET is driven LOW.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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