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参数资料
| 型号： | ST72F652AR4T1 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 12 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 10 X 10 MM, TQFP-64 |
| 文件页数： | 112/160页 |
| 文件大小： | 979K |
| 代理商： | ST72F652AR4T1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页当前第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页
ST7265x
55/160
MISCELLANEOUS REGISTERS (Cont’d)
MISCELLANEOUS REGISTER 2 (MISCR2)
Reset Value: 0000 0000 (00h)
Bits 7:5 = Reserved.
Bits 4:0 = P[4:0]
Power Management Bits
These bits are set and cleared by software. They
can be used to switch the on-chip peripherals of
the microcontroller ON or OFF. The registers are
not changed by switching the peripheral OFF and
then ON (contents are frozen while OFF).
0: Peripheral ON (running)
1: Peripheral OFF
MISCELLANEOUS REGISTER 3 (MISCR3)
Read/Write
Reset Value: 0000 0000 (00h)
Bit 7 = WDGHALT
Watchdog and HALT Mode
This bit is set and cleared by software. It deter-
mines if a RESET is generated when entering Halt
mode while the Watchdog is active (WDGA bit =1
in the WDGCR register).
In either case, the Watchdog will not reset the
MCU if a HALT instruction is executed while the
USB is in Suspend mode.
0: If the Watchdog is active, it will reset the MCU if
a HALT instruction is executed (unless the USB
is in Suspend mode)
1: When a HALT instruction is executed, the MCU
will enter Halt mode (without generating a reset)
even if the Watchdog is active.
Bits 6:4 = Reserved, forced by hardware to 0.
Bits 3:2= IS3[1:0]
ei2 Interrupt sensitivity
Interrupt sensitivity, defined using the IS3[1:0] bits,
is applied to the ei2 interrupts (Port C):
These 2 bits must be written only when I1 and I0 of
the CC register are both set to 1 (level 3).
Bit 1 = PWM1
PWM1 Output Control
0: PWM1 Output alternate function disabled (I/O
pin free for general purpose I/O).
1: PWM1 Output alternate function enabled
Bit 0 = PWM0
PWM0 Output Control
0: Output alternate function disabled (I/O pin free
for general purpose I/O).
1: PWM0 Output alternate function enabled
70
00
0
P4
P3
P2
P1
P0
Bit
Peripheral
P0
PWM
P1
Timer
P2
I2C
P3
USB
P4
DTC
70
WDG
HALT
0
IS31
IS30
PWM
1
PWM
0
IS31 IS30
External Interrupt Sensitivity
0
Falling edge & low level
0
1
Rising edge only
1
0
Falling edge only
1
Rising and falling edge
1
相关PDF资料 |
PDF描述 |
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