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参数资料
| 型号： | ST72F652AR4T1 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 12 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 10 X 10 MM, TQFP-64 |
| 文件页数： | 9/160页 |
| 文件大小： | 979K |
| 代理商： | ST72F652AR4T1 |
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ST7265x
106/160
I C SINGLE MASTER BUS INTERFACE (Cont’d)
Acknowledge may be enabled and disabled by
software.
The speed of the I
2C interface may be selected
between Standard (0-100KHz) and Fast I2C (100-
400KHz).
SDA/SCL Line Control
Transmitter mode: the interface holds the clock
line low before transmission to wait for the micro-
controller to write the byte in the Data Register.
Receiver mode: the interface holds the clock line
low after reception to wait for the microcontroller to
read the byte in the Data Register.
The SCL frequency (Fscl) is controlled by a pro-
grammable clock divider which depends on the
I2C bus mode.
When the I2C cell is enabled, the SDA and SCL
ports must be configured as floating open-drain
output or floating input. In this case, the value of
the external pull-up resistance used depends on
the application.
When the I2C cell is disabled, the SDA and SCL
ports revert to being standard I/ O port pins.
Figure 65. I2C Interface Block Diagram
DATA REGISTE R (DR)
DATA SHIFT REGISTER
CLOCK CONTRO L REGIS TER (CCR)
STA TUS REGIS TER 1 (SR1)
CONTROL REGISTER (CR)
SDAI
SCLI
CONTROL LOGIC
STA TUS REGIS TER 2 (SR2)
INTERRUP T
CLOCK CONTRO L
DATA CONTROL
SCL
SDA
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PDF描述 |
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